JPH04212083A - レーダビデオ信号模擬装置 - Google Patents
レーダビデオ信号模擬装置Info
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- JPH04212083A JPH04212083A JP3019334A JP1933491A JPH04212083A JP H04212083 A JPH04212083 A JP H04212083A JP 3019334 A JP3019334 A JP 3019334A JP 1933491 A JP1933491 A JP 1933491A JP H04212083 A JPH04212083 A JP H04212083A
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- 238000004088 simulation Methods 0.000 title abstract 2
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 230000005540 biological transmission Effects 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 2
- 230000004580 weight loss Effects 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 12
- 230000002238 attenuated effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 17
- 239000000872 buffer Substances 0.000 description 6
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- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、パルスドップラレー
ダ信号処理装置を評価するために使用するレーダビデオ
信号の模擬装置に関するものである。
ダ信号処理装置を評価するために使用するレーダビデオ
信号の模擬装置に関するものである。
【０００２】
【従来の技術】図３は従来から用いられているレーダビ
デオ信号模擬装置のブロック図であり、図において、１
は低周波発振器で、パルスドップラレーダ受信機の検波
後の低周波の受信レーダビデオを模擬するものである。 ２はパルス変調のためのアナログスイッチ、３は出力レ
ベルを変化させるためのステップアッテネータであり、
４は送信トリガを模擬するための送信トリガ発生器、５
はこの送信トリガからパルスをディレイさせ、パルス変
調用のパルスを発生させるパルスディレイ発生器である
。
デオ信号模擬装置のブロック図であり、図において、１
は低周波発振器で、パルスドップラレーダ受信機の検波
後の低周波の受信レーダビデオを模擬するものである。 ２はパルス変調のためのアナログスイッチ、３は出力レ
ベルを変化させるためのステップアッテネータであり、
４は送信トリガを模擬するための送信トリガ発生器、５
はこの送信トリガからパルスをディレイさせ、パルス変
調用のパルスを発生させるパルスディレイ発生器である
。
【０００３】次に動作について図３，図４，図５を用い
て説明する。図３は受信信号が１つの場合についての回
路例を示している。受信周波数を模擬するための低周波
発振器１からの出力は、図４のように、アナログスイッ
チ２において送信トリガ発生器４からのトリガをディレ
イさせて作ったパルス変調用ディレイパルスによりパル
ス変調される。また、図５のように、低周波発振器１の
代わりにカウンタ６とＲＯＭ７を用い、ゲート回路８を
用いて信号を切り出すという方法もある。カウンタ６と
ＲＯＭ７は図６に示す関係をＲＯＭデータに記録すれば
よい。
て説明する。図３は受信信号が１つの場合についての回
路例を示している。受信周波数を模擬するための低周波
発振器１からの出力は、図４のように、アナログスイッ
チ２において送信トリガ発生器４からのトリガをディレ
イさせて作ったパルス変調用ディレイパルスによりパル
ス変調される。また、図５のように、低周波発振器１の
代わりにカウンタ６とＲＯＭ７を用い、ゲート回路８を
用いて信号を切り出すという方法もある。カウンタ６と
ＲＯＭ７は図６に示す関係をＲＯＭデータに記録すれば
よい。
【０００４】
【発明が解決しようとする課題】従来のレーダビデオ信
号模擬装置は以上のように構成されているので、１つの
目標信号しか模擬することができず、いろいろなレンジ
にいろいろな周波数の信号を模擬したり、同一レンジに
複数の目標を模擬したりすることができなかった。また
、使用するＤ／Ａ変換器のダイナミックレンジ以上の入
力レベルの変化が送信データレート内であるような場合
には、信号の模擬を正確にできないという問題があった
。
号模擬装置は以上のように構成されているので、１つの
目標信号しか模擬することができず、いろいろなレンジ
にいろいろな周波数の信号を模擬したり、同一レンジに
複数の目標を模擬したりすることができなかった。また
、使用するＤ／Ａ変換器のダイナミックレンジ以上の入
力レベルの変化が送信データレート内であるような場合
には、信号の模擬を正確にできないという問題があった
。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、いろいろなレンジにいろいろ
な周波数の信号を模擬でき、また、同一レンジに複数の
目標を模擬したり、更には、同一レンジに複数の目標を
Ｄ／Ａ変換器のダイナミックレンジ以上の信号レベルに
対しても模擬したりできるレーダビデオ信号模擬装置を
得ることを目的とする。
るためになされたもので、いろいろなレンジにいろいろ
な周波数の信号を模擬でき、また、同一レンジに複数の
目標を模擬したり、更には、同一レンジに複数の目標を
Ｄ／Ａ変換器のダイナミックレンジ以上の信号レベルに
対しても模擬したりできるレーダビデオ信号模擬装置を
得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るレーダビ
デオ信号模擬装置は、周波数発生器を複数個用い、ゲー
ト回路でそれぞれ変調をかけることによりいろいろなレ
ンジにいろいろな周波数の目標を複数個発生させること
を可能とするとともに、同一レンジ内に多くの目標が入
った場合にＤ／Ａ変換器が送信レート内でオーバーフロ
ーしないように送信レート内の最大値を検出し、その量
にあわせてＤ／Ａ変換器の入力をシフトさせて増幅し、
Ｄ／Ａ変換後に再度減衰させることとし、Ｄ／Ａ変換器
のダイナミックレンジの少なさを補うようにしたもので
ある。
デオ信号模擬装置は、周波数発生器を複数個用い、ゲー
ト回路でそれぞれ変調をかけることによりいろいろなレ
ンジにいろいろな周波数の目標を複数個発生させること
を可能とするとともに、同一レンジ内に多くの目標が入
った場合にＤ／Ａ変換器が送信レート内でオーバーフロ
ーしないように送信レート内の最大値を検出し、その量
にあわせてＤ／Ａ変換器の入力をシフトさせて増幅し、
Ｄ／Ａ変換後に再度減衰させることとし、Ｄ／Ａ変換器
のダイナミックレンジの少なさを補うようにしたもので
ある。
【０００７】また、周波数発生器を複数個用い、ゲート
回路でそれぞれ変調をかけることによりいろいろなレン
ジにいろいろな周波数の目標を複数個発生させることを
可能とするとともに、同一レンジ内に多くの目標が入っ
た場合や、一つの目標ではあるが入力が高レベルの場合
には、Ｄ／Ａ変換器のダイナミックレンジを越え、Ｄ／
Ａ変換器がオーバーフローしないように送信レート内の
数ブロックごとに入力加算値の最大値を検出し、その量
にあわせてＤ／Ａ変換器の入力をシフトさせて増幅し、
Ｄ／Ａ変換後に再度減衰させることとし、Ｄ／Ａ変換器
のダイナミックレンジ以上のレベルの信号を模擬できる
ようにしたものである。
回路でそれぞれ変調をかけることによりいろいろなレン
ジにいろいろな周波数の目標を複数個発生させることを
可能とするとともに、同一レンジ内に多くの目標が入っ
た場合や、一つの目標ではあるが入力が高レベルの場合
には、Ｄ／Ａ変換器のダイナミックレンジを越え、Ｄ／
Ａ変換器がオーバーフローしないように送信レート内の
数ブロックごとに入力加算値の最大値を検出し、その量
にあわせてＤ／Ａ変換器の入力をシフトさせて増幅し、
Ｄ／Ａ変換後に再度減衰させることとし、Ｄ／Ａ変換器
のダイナミックレンジ以上のレベルの信号を模擬できる
ようにしたものである。
【０００８】
【作用】この発明における送信レート最大値検出回路は
、送信レート内における最大値を検出し、その量にあわ
せてＤ／Ａ変換器の入力を変化させる方式としたため、
送信レート毎にＤ／Ａ変換器の入力レベルが異なってい
て、Ｄ／Ａ変換器のダイナミックレンジが小さくても十
分な出力ダイナミックレンジを得ることができる。
、送信レート内における最大値を検出し、その量にあわ
せてＤ／Ａ変換器の入力を変化させる方式としたため、
送信レート毎にＤ／Ａ変換器の入力レベルが異なってい
て、Ｄ／Ａ変換器のダイナミックレンジが小さくても十
分な出力ダイナミックレンジを得ることができる。
【０００９】また、この発明における送信レート内ブロ
ック別最大値検出回路は、Ｄ／Ａ変換器の応答速度に比
較して減衰器の応答が遅いため、Ｄ／Ａ変換後の減衰器
の応答能力に合わせた数レンジを１つのブロックとして
そのブロックごとに最大値を検出し、その量にあわせて
Ｄ／Ａ変換器の入力を変化させる方式としたため、送信
レート内でＤ／Ａ変換器のダイナミックレンジを越える
入力変動レベルに対しても充分な出力ダイナミックレン
ジを確保することができる。
ック別最大値検出回路は、Ｄ／Ａ変換器の応答速度に比
較して減衰器の応答が遅いため、Ｄ／Ａ変換後の減衰器
の応答能力に合わせた数レンジを１つのブロックとして
そのブロックごとに最大値を検出し、その量にあわせて
Ｄ／Ａ変換器の入力を変化させる方式としたため、送信
レート内でＤ／Ａ変換器のダイナミックレンジを越える
入力変動レベルに対しても充分な出力ダイナミックレン
ジを確保することができる。
【００１０】
図１（ａ） は本発明の第１の実施例によるレーダビデ
オ信号模擬装置を示し、図において、６，７は周波数発
生用のカウンタ及びＲＯＭ、１０ａ〜１０ｃは周波数発
生器、１１ａ〜１１ｃは入力レベルを可変にするための
レベルシフト回路、８ａ〜８ｅはアナログスイッチと等
価であるゲート回路、１２は多目標出力を加算するため
の加算器、１３ａ，１３ｂはバッファ用ＲＡＭ、１５ａ
は送信レート内最大値検出回路、１６は減衰量変換回路
、１４はＤ／Ａ変換器の入力位置を定めるためのシフト
回路、９はＤ／Ａ変換器、３は出力レベル減衰用のアッ
テネータである。
オ信号模擬装置を示し、図において、６，７は周波数発
生用のカウンタ及びＲＯＭ、１０ａ〜１０ｃは周波数発
生器、１１ａ〜１１ｃは入力レベルを可変にするための
レベルシフト回路、８ａ〜８ｅはアナログスイッチと等
価であるゲート回路、１２は多目標出力を加算するため
の加算器、１３ａ，１３ｂはバッファ用ＲＡＭ、１５ａ
は送信レート内最大値検出回路、１６は減衰量変換回路
、１４はＤ／Ａ変換器の入力位置を定めるためのシフト
回路、９はＤ／Ａ変換器、３は出力レベル減衰用のアッ
テネータである。
【００１１】次に動作について説明する。どのレンジに
どんな周波数の、どのくらいのレベルの信号を模擬した
いかを考え、各周波数発生器（１００Ｈｚ，２００Ｈｚ
等の数種の周波数をもつ）１０ａ〜１０ｃのうち使用す
る発生器の番号を定める。そしてそれぞれのレベルシフ
ト量を設定し、レベルシフト回路１１ａ〜１１ｃに入力
する。また出力したいレンジゲート番号よりゲートを発
生し、ゲート回路８ａ〜８ｅに入力する。加算器１２で
は各レンジからの出力を加算し、ダブルバッファ１３ａ
，１３ｂに出力する。
どんな周波数の、どのくらいのレベルの信号を模擬した
いかを考え、各周波数発生器（１００Ｈｚ，２００Ｈｚ
等の数種の周波数をもつ）１０ａ〜１０ｃのうち使用す
る発生器の番号を定める。そしてそれぞれのレベルシフ
ト量を設定し、レベルシフト回路１１ａ〜１１ｃに入力
する。また出力したいレンジゲート番号よりゲートを発
生し、ゲート回路８ａ〜８ｅに入力する。加算器１２で
は各レンジからの出力を加算し、ダブルバッファ１３ａ
，１３ｂに出力する。
【００１２】次に送信レート内最大値検出回路１５ａで
は図７（ａ） に示すように加算器１２後の出力から最
大値を検出する。この最大値の時に、Ｄ／Ａ変換器９の
入力が最大となるように減衰量変換回路１６ではシフト
量及び減衰量を求める。このシフト量をシフト回路１４
に送り、シフト回路１４では図８（ａ） に示すように
ＲＡＭ１３ａ，１３ｂの出力２０ビットのうち、必要な
１２ビットのみを出力する。Ｄ／Ａ変換器９ではこのデ
ィジタル信号をアナログ信号に変換する。シフト回路１
４ではＤ／Ａ変換器９の入力で小信号を切り捨てられな
いようにシフトがなされており、本来の信号より増幅し
た形になっているため、本来の信号レベルに戻すために
アッテネータ３で減衰させる。
は図７（ａ） に示すように加算器１２後の出力から最
大値を検出する。この最大値の時に、Ｄ／Ａ変換器９の
入力が最大となるように減衰量変換回路１６ではシフト
量及び減衰量を求める。このシフト量をシフト回路１４
に送り、シフト回路１４では図８（ａ） に示すように
ＲＡＭ１３ａ，１３ｂの出力２０ビットのうち、必要な
１２ビットのみを出力する。Ｄ／Ａ変換器９ではこのデ
ィジタル信号をアナログ信号に変換する。シフト回路１
４ではＤ／Ａ変換器９の入力で小信号を切り捨てられな
いようにシフトがなされており、本来の信号より増幅し
た形になっているため、本来の信号レベルに戻すために
アッテネータ３で減衰させる。
【００１３】このように、この第１の実施例によれば、
複数の周波数を発生する周波数発生器と送信レート内最
大値検出回路を用いる構成としたので、１２ビットのＤ
／Ａ変換器でも１２ビット（１２×６ｄＢ＝７２ｄＢ）
以上のダイナミックレンジをもつ複数周波数の模擬出力
信号を得ることができる。
複数の周波数を発生する周波数発生器と送信レート内最
大値検出回路を用いる構成としたので、１２ビットのＤ
／Ａ変換器でも１２ビット（１２×６ｄＢ＝７２ｄＢ）
以上のダイナミックレンジをもつ複数周波数の模擬出力
信号を得ることができる。
【００１４】
図２（ａ） にこの発明の第２の実施例を示す。図２（
ａ） の実施例ではカウンタ６とＲＯＭ７にて周波数発
生器を複数個構成したが、図２（ａ）の実施例では周波
数発生テーブル２２ａ〜２２ｄとＣＰＵ２１とを用いて
図１（ａ） の加算器１２までの演算処理を行う。ＣＰ
Ｕ２１から出たデータを転出する際に送信レート内最大
検出を行い、次の処理時にシフト回路１４にシフトし、
ＲＡＭ１３ａ，１３ｂ、ラッチ２４ａ，２４ｂにそれぞ
れＤ／Ａ変換器９の入力データを記録する。その後、デ
ータがそろった段階においてＲＡＭ１３ａ，１３ｂのバ
ッファからＤ／Ａ変換器９に出力されてアナログ信号に
変換され、アッテネータ３にて減衰されて出力される。 この第２の実施例においても図１（ａ） の第１の実施
例と同様の効果を奏する。
ａ） の実施例ではカウンタ６とＲＯＭ７にて周波数発
生器を複数個構成したが、図２（ａ）の実施例では周波
数発生テーブル２２ａ〜２２ｄとＣＰＵ２１とを用いて
図１（ａ） の加算器１２までの演算処理を行う。ＣＰ
Ｕ２１から出たデータを転出する際に送信レート内最大
検出を行い、次の処理時にシフト回路１４にシフトし、
ＲＡＭ１３ａ，１３ｂ、ラッチ２４ａ，２４ｂにそれぞ
れＤ／Ａ変換器９の入力データを記録する。その後、デ
ータがそろった段階においてＲＡＭ１３ａ，１３ｂのバ
ッファからＤ／Ａ変換器９に出力されてアナログ信号に
変換され、アッテネータ３にて減衰されて出力される。 この第２の実施例においても図１（ａ） の第１の実施
例と同様の効果を奏する。
【００１５】また図１（ｂ） は本発明の第３の実施例
によるレーダビデオ信号模擬装置を示し、図において、
６，７は周波数発生用のカウンタ及びＲＯＭ、１０ａ〜
１０ｃは周波数発生器、１１ａ〜１１ｃは入力レベルを
可変にするためのレベルシフト回路、８ａ〜８ｄはアナ
ログスイッチと等価であるゲート回路、１２は多目標出
力を加算するための加算器、１３ａ，１３ｂはバッファ
用ＲＡＭ、１５ｂは送信レート内ブロック別最大値検出
回路、１６は減衰量変換回路、１４はＤ／Ａ変換器の入
力位置を定めるためのシフト回路、９はＤ／Ａ変換器、
３は出力レベル減衰用のアッテネータである。
によるレーダビデオ信号模擬装置を示し、図において、
６，７は周波数発生用のカウンタ及びＲＯＭ、１０ａ〜
１０ｃは周波数発生器、１１ａ〜１１ｃは入力レベルを
可変にするためのレベルシフト回路、８ａ〜８ｄはアナ
ログスイッチと等価であるゲート回路、１２は多目標出
力を加算するための加算器、１３ａ，１３ｂはバッファ
用ＲＡＭ、１５ｂは送信レート内ブロック別最大値検出
回路、１６は減衰量変換回路、１４はＤ／Ａ変換器の入
力位置を定めるためのシフト回路、９はＤ／Ａ変換器、
３は出力レベル減衰用のアッテネータである。
【００１６】次に動作について説明する。どのレンジに
どんな周波数のどのくらいのレベル信号を模擬したいか
を考え、各周波数発生器（１００Ｈｚ，２００Ｈｚ等の
数種の周波数をもつ）１０ａ〜１０ｃのうち使用する発
生器の番号を定める。そしてそれぞれのレベルシフト量
を設定し、レベルシフト回路１１ａ〜１１ｃに入力する
。また出力したいレンジゲート番号を設定し、ゲート回
路８ａ〜８ｄにゲート信号を入力する。加算器１２では
各レンジごとの出力を加算し、ダブルバッファ１３ａ，
１３ｂに出力する。
どんな周波数のどのくらいのレベル信号を模擬したいか
を考え、各周波数発生器（１００Ｈｚ，２００Ｈｚ等の
数種の周波数をもつ）１０ａ〜１０ｃのうち使用する発
生器の番号を定める。そしてそれぞれのレベルシフト量
を設定し、レベルシフト回路１１ａ〜１１ｃに入力する
。また出力したいレンジゲート番号を設定し、ゲート回
路８ａ〜８ｄにゲート信号を入力する。加算器１２では
各レンジごとの出力を加算し、ダブルバッファ１３ａ，
１３ｂに出力する。
【００１７】次に、送信レート内ブロック別最大値検出
回路１５ｂでは、図７（ｂ） に示すように加算器１２
後の出力から１送信レートをｎ個の区分に分けた各ブロ
ック毎に最大値を検出する。減衰量変換回路１６ではブ
ロック別にこの最大値のレンジの時にＤ／Ａ変換器９の
入力が最大となるようにシフト量及び減衰量を求める。 このシフト量をシフト回路１４に送り、シフト回路１４
では図８（ｂ） に示すようにＲＡＭ１３ａ，１３ｂの
出力２０ビットのうち必要な上位１２ビットのみを出力
する。Ｄ／Ａ変換器９では、このディジタル信号をアナ
ログ信号に変換する。シフト回路１４ではＤ／Ａ変換器
９の入力で、小信号を切り捨てられないようにシフトが
なされており、本来の信号より増幅した形となっている
ため、本来の信号レベルに戻すためにアッテネータ３で
減衰させる。なお、Ｄ／Ａ変換器の応答速度より高速の
応答性をもつアッテネータであれば、ブロック別に分け
ず各レンジごとに減衰量を決めればよいが、アッテネー
タはＤ／Ａ変換器より低速のためブロック別に分けてレ
ベルのシフト等を行うことにした。
回路１５ｂでは、図７（ｂ） に示すように加算器１２
後の出力から１送信レートをｎ個の区分に分けた各ブロ
ック毎に最大値を検出する。減衰量変換回路１６ではブ
ロック別にこの最大値のレンジの時にＤ／Ａ変換器９の
入力が最大となるようにシフト量及び減衰量を求める。 このシフト量をシフト回路１４に送り、シフト回路１４
では図８（ｂ） に示すようにＲＡＭ１３ａ，１３ｂの
出力２０ビットのうち必要な上位１２ビットのみを出力
する。Ｄ／Ａ変換器９では、このディジタル信号をアナ
ログ信号に変換する。シフト回路１４ではＤ／Ａ変換器
９の入力で、小信号を切り捨てられないようにシフトが
なされており、本来の信号より増幅した形となっている
ため、本来の信号レベルに戻すためにアッテネータ３で
減衰させる。なお、Ｄ／Ａ変換器の応答速度より高速の
応答性をもつアッテネータであれば、ブロック別に分け
ず各レンジごとに減衰量を決めればよいが、アッテネー
タはＤ／Ａ変換器より低速のためブロック別に分けてレ
ベルのシフト等を行うことにした。
【００１８】このように、この第３の実施例によれば、
複数の周波数を発生する周波数発生器と、送信レート内
ブロック別最大値検出回路を用いる構成としたので、１
２ビットのＤ／Ａ変換器でも１２ビット（１２×６ｄＢ
＝７２ｄＢ）以上のダイナミックレンジを同一送信レー
ト内に実現できる複数周波数の模擬出力信号を得ること
ができる。
複数の周波数を発生する周波数発生器と、送信レート内
ブロック別最大値検出回路を用いる構成としたので、１
２ビットのＤ／Ａ変換器でも１２ビット（１２×６ｄＢ
＝７２ｄＢ）以上のダイナミックレンジを同一送信レー
ト内に実現できる複数周波数の模擬出力信号を得ること
ができる。
【００１９】図２（ｂ） にこの発明の第４の実施例を
示す。図１（ｂ）の第３の実施例では、カウンタ６とＲ
ＯＭ７にて周波数発生器を複数個構成したが、図２（ｂ
） の第４の実施例では周波数発生テーブル２２ａ〜２
２ｄとＣＰＵ２１とを用いて図１（ｂ） の加算器１２
までの演算処理を行う。ＣＰＵ２１から出たデータを転
送する際に、１送信レートをｎ個の区分に分けた各ブロ
ックごとに最大検出を行い、以後、送信レート内のブロ
ックごとに以下の処理を行ってゆく。すなわち、最大検
出後に減衰量変換回路１６にて、シフト量と減衰量を決
め、シフト回路１４にて、信号がレベルシフトされ、Ｒ
ＡＭ１３ａ，１３ｂに記憶される。その後、データが揃
った段階において、ＲＡＭ１３ａ，１３ｂのバッファか
らＤ／Ａ変換器９に出力されて、アナログ信号に変換さ
れ、アッテネータにて減衰されて出力される。この第４
の実施例においても図１ｂの第３の実施例と同様の効果
を奏する。
示す。図１（ｂ）の第３の実施例では、カウンタ６とＲ
ＯＭ７にて周波数発生器を複数個構成したが、図２（ｂ
） の第４の実施例では周波数発生テーブル２２ａ〜２
２ｄとＣＰＵ２１とを用いて図１（ｂ） の加算器１２
までの演算処理を行う。ＣＰＵ２１から出たデータを転
送する際に、１送信レートをｎ個の区分に分けた各ブロ
ックごとに最大検出を行い、以後、送信レート内のブロ
ックごとに以下の処理を行ってゆく。すなわち、最大検
出後に減衰量変換回路１６にて、シフト量と減衰量を決
め、シフト回路１４にて、信号がレベルシフトされ、Ｒ
ＡＭ１３ａ，１３ｂに記憶される。その後、データが揃
った段階において、ＲＡＭ１３ａ，１３ｂのバッファか
らＤ／Ａ変換器９に出力されて、アナログ信号に変換さ
れ、アッテネータにて減衰されて出力される。この第４
の実施例においても図１ｂの第３の実施例と同様の効果
を奏する。
【００２０】
【発明の効果】以上のように、この発明に係るレーダビ
デオ信号模擬装置によれば、複数の周波数の信号を発生
するとともに、送信レート内で最大の出力を検出し、そ
の出力に合わせて、Ｄ／Ａ変換器が送信レート内でオー
バーフローしないように入力をシフトし、Ｄ／Ａ変換後
に再度減衰してＤ／Ａ変換器のダイナミックレンジの少
なさを補うようにしたので、ダイナミックレンジの少な
いＤ／Ａ変換器で、同時多目標の模擬出力信号を得るこ
とができる。
デオ信号模擬装置によれば、複数の周波数の信号を発生
するとともに、送信レート内で最大の出力を検出し、そ
の出力に合わせて、Ｄ／Ａ変換器が送信レート内でオー
バーフローしないように入力をシフトし、Ｄ／Ａ変換後
に再度減衰してＤ／Ａ変換器のダイナミックレンジの少
なさを補うようにしたので、ダイナミックレンジの少な
いＤ／Ａ変換器で、同時多目標の模擬出力信号を得るこ
とができる。
【００２１】また、１送信レートを複数のブロックに区
分し、各区分別に最大値を検出するようにしたので、所
定ビットのＤ／Ａ変換器でも所定ビット以上のダイナミ
ックレンジを同一送信レート内に実現できる複数周波数
の模擬出力信号を得ることができる。
分し、各区分別に最大値を検出するようにしたので、所
定ビットのＤ／Ａ変換器でも所定ビット以上のダイナミ
ックレンジを同一送信レート内に実現できる複数周波数
の模擬出力信号を得ることができる。
【図１】この発明の第１，第３の実施例によるレーダビ
デオ信号模擬装置の構成を示す図であり、図１（ａ）
は第１の実施例の構成を示す図、図１（ｂ） は第３の
実施例を示す図である。
デオ信号模擬装置の構成を示す図であり、図１（ａ）
は第１の実施例の構成を示す図、図１（ｂ） は第３の
実施例を示す図である。
【図２】本発明の第２，第４の実施例の構成を示す図で
あり、図２（ａ） は第２の実施例を示す図、図２（ｂ
） は第４の実施例を示す図である。
あり、図２（ａ） は第２の実施例を示す図、図２（ｂ
） は第４の実施例を示す図である。
【図３】従来の方式による第１の回路例を示す図である
。
。
【図４】従来の方式による動作の説明図である。
【図５】従来の方式による第２の回路例を示す図である
。
。
【図６】周波数発生器の動作の説明図である。
【図７】送信レート内最大値検出回路および送信レート
内ブロック別最大値検出回路の動作の説明図であり、図
７（ａ） は第１の実施例に対応する説明図、図７（ｂ
） は第３の実施例に対応する説明図である。
内ブロック別最大値検出回路の動作の説明図であり、図
７（ａ） は第１の実施例に対応する説明図、図７（ｂ
） は第３の実施例に対応する説明図である。
【図８】減衰量変換回路の考え方を示す図であり、図８
（ａ） は第１の実施例に対応する説明図、図８（ｂ）
は第３の実施例に対応する説明図である。
（ａ） は第１の実施例に対応する説明図、図８（ｂ）
は第３の実施例に対応する説明図である。
１ 低周波発振器
２ アナログスイッチ
３ ステップアッテネータ
４ 送信トリガ発生器
５ パルスディレイ発生器
６ カウンタ
７ ＲＯＭ
８ ゲート回路
９ Ｄ／Ａ変換器
１０ 周波数発生器
１１ レベルシフト回路
１２ 加算器
１３ ＲＯＭ
１４ シフト回路
１５ａ 送信レート内最大値検出回路１５ｂ 送信
レート内ブロック別最大値検出回路１６ 減衰量
変換回路 ２１ ＣＰＵ ２２ 周波数発生テーブル ２３ 多目標基準信号発生回路
レート内ブロック別最大値検出回路１６ 減衰量
変換回路 ２１ ＣＰＵ ２２ 周波数発生テーブル ２３ 多目標基準信号発生回路
Claims (4)
- 【請求項１】 複数の周波数を発生するディジタル周
波数発生器と、その出力信号を可変するためのレベルシ
フト回路と、模擬ビデオ信号を発生させたいレンジに対
応するレベルシフト回路の出力を選択するためのゲート
回路と、各ゲート回路の出力を加算する加算器と、この
加算器の出力より送信レート内で最大の出力を検出する
ための回路と、上記最大値に応じて後述する減衰器の変
減量を検出する回路と、後段のＤ／Ａ変換器の入力を制
限するよう上記加算器の出力をシフトするシフト回路と
、このシフト回路の出力をアナログ信号に変換するディ
ジタル／アナログ変換器と、上記変減量検出回路の検出
結果に応じてディジタル／アナログ変換器からのアナロ
グ信号を減衰するアッテネータとを備えたことを特徴と
するレーダビデオ信号模擬装置。 - 【請求項２】 上記ディジタル周波数発生器を、１つ
のＣＰＵ回路により構成し、該ＣＰＵ回路からの転送時
に送信レート内最大値検出とＤ／Ａ変換器の入力部のシ
フト量の計算とを実行することを特徴とする請求項１記
載のレーダビデオ信号模擬装置。 - 【請求項３】 複数個の周波数を発生するディジタル
周波数発生器と、模擬ビデオ信号を発生させたいレンジ
に対応するレベルシフト回路の出力を選択するためのゲ
ート回路と、各ゲート回路の出力を加算する加算器と、
この加算器の出力より数レンジごとに最大の出力を検出
するための回路と、上記最大値に応じて後述する減衰器
の減衰量を検出する回路と、後段のＤ／Ａ変換器の入力
を制限するよう上記加算器の出力をシフトするシフト回
路と、このシフト回路の出力をアナログ信号に変換する
ディジタル／アナログ変換器と、上記減衰量検出回路の
検出結果に応じてディジタル／アナログ変換器からのア
ナログ信号を減衰するアッテネータとを備えたことを特
徴とするレーダビデオ信号模擬装置。 - 【請求項４】 上記ディジタル周波数発生器を１つの
ＣＰＵ回路により構成し、該ＣＰＵ回路からの転送時に
、送信レート内ブロック別最大値検出とＤ／Ａ変換器の
入力部のシフト量の計算とを実行することを特徴とする
請求項３記載のレーダビデオ信号模擬装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019334A JPH04212083A (ja) | 1990-02-28 | 1991-01-18 | レーダビデオ信号模擬装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4994590 | 1990-02-28 | ||
| JP2-49945 | 1990-02-28 | ||
| JP3019334A JPH04212083A (ja) | 1990-02-28 | 1991-01-18 | レーダビデオ信号模擬装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04212083A true JPH04212083A (ja) | 1992-08-03 |
Family
ID=26356164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019334A Pending JPH04212083A (ja) | 1990-02-28 | 1991-01-18 | レーダビデオ信号模擬装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04212083A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007132702A (ja) * | 2005-11-08 | 2007-05-31 | Mitsubishi Electric Corp | デジタルｒｆメモリ装置 |
| JP2020503523A (ja) * | 2016-12-29 | 2020-01-30 | アーファオエル・リスト・ゲーエムベーハー | クロスフェード装置を備えるレーダターゲットエミュレータおよび信号をクロスフェードするための方法 |
| US11313947B2 (en) | 2016-12-29 | 2022-04-26 | Avl List Gmbh | Method and system for simulation-assisted determination of echo points, and emulation method and emulation apparatus |
| US11415668B2 (en) | 2016-12-29 | 2022-08-16 | Avl List Gmbh | Switching device for a radar target emulator and radar target emulator having said type of switching device |
| US11561298B2 (en) | 2017-10-06 | 2023-01-24 | Avl List Gmbh | Device and method for converting a radar signal, and test bench |
-
1991
- 1991-01-18 JP JP3019334A patent/JPH04212083A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007132702A (ja) * | 2005-11-08 | 2007-05-31 | Mitsubishi Electric Corp | デジタルｒｆメモリ装置 |
| JP2020503523A (ja) * | 2016-12-29 | 2020-01-30 | アーファオエル・リスト・ゲーエムベーハー | クロスフェード装置を備えるレーダターゲットエミュレータおよび信号をクロスフェードするための方法 |
| US11313947B2 (en) | 2016-12-29 | 2022-04-26 | Avl List Gmbh | Method and system for simulation-assisted determination of echo points, and emulation method and emulation apparatus |
| US11415668B2 (en) | 2016-12-29 | 2022-08-16 | Avl List Gmbh | Switching device for a radar target emulator and radar target emulator having said type of switching device |
| US11604252B2 (en) | 2016-12-29 | 2023-03-14 | Avl List Gmbh | Radar target emulator having a superimposition apparatus and method for superimposing signals |
| US11561298B2 (en) | 2017-10-06 | 2023-01-24 | Avl List Gmbh | Device and method for converting a radar signal, and test bench |
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