JPH04206964A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路さらにはそれにおける電源ノイ
ズを低減するための技術に関し、例えば入カバソファ回
路や出カバソファ回路を含む０ＭＯ８型の半導体記憶装
置に適用して有効な技術に関する。

〔従来の技術〕

０ＭＯ８型の半導体集積回路には、これに使用される基
板の種類に応じてＮウェル（Ｎ−ｗｅｌｌ）、Ｐウェル
（Ｐ−ｗｅ　］　］、）　、又はダブルウェル（ｄｏｕ
ｂｌｅ　　ｗｅｂ、］、）構造が採用され、導電型の異
なるＭＯＳＦＥＴが一個の半導体基板に形成されている
。例えば半導体記憶装置において、アドレス信号を外部
から取り込むための入カバソファ回路や、メモリセルか
らの読出しデータを外部送出するための出力バッファ回
路なと、外部とインタフェースされる回路においても、
少なくとも−の導電型トランジスタは共通のウェルに形
成されている。

尚、バッファ回路について記載された文献の例としては
、昭和６３年３月３１日に（株）サイエンスフォーラム
より発行された「超ＬＳＩ総合事典」があり、ＣＭＯＳ
プロセス技術について記載された文献の例としては、昭
和５９年１１月３０日に株式会社オーム社より発行され
たｒＬＳＩハンドブックＪがある。

〔発明が解決しようとする課題〕

本発明者はバッファ回路のウェル構造について検討した
ところ、以下のような問題点のあることを見いだした。

例えば、半導体記憶装置に含まれるアドレス人力バッフ
ァ回路においては、回路動作時の電源（Ｖｃｃ、Ｖｓｓ
）ノイズにより初段回路の論理しきい値ｖｔｈが変動す
ると、それに起因して当該回路の入力レベルマージンが
悪化し、最悪の場合には入力信号の論理値が不所望に反
転されて伝達事態を生ずる。すなわち、入カバソファ回
路最終段トランジスタには、後段のアドレスデコーダを
駆動させるため比較的駆動能力の大きな１〜ランジスタ
が使用されている。かかる複数個の最終断１−ランジス
タが並列的に動作すると比較的大きなスイッチングもし
くは電源ノイズの発生することが予想される。たとえば
Ｐウェル構造のＣＩＶＩ　ＯＳ回路においてグランド（
ＧＮＤ）側の電源ノイズは、Ｐウェルのレベル」１昇を
招き、その影響はＩ〕ウェルを共有する他のトランジス
タに波及する。

このようなノイズがウェルを介して入力初段に波及した
場合、初段回路の論理しきい値を一層変動させて入力レ
ベルマージンを悪くする。

また、データ出カバソファ回路の最終断１〜ランジスタ
は、外部を駆動する必要」二極めて駆動能力の大きな１
〜ランジスタサイズが採用され、複数ビット並列出力時
などには相当大きなスイッチングノイズもしくは電源ノ
イズが発生する。従ってその１−ランジスタとウェルを
共有するｌ−ランジスタは、同様に当該ノイズの影響を
受けて出力のための論理動作に誤動作を引き起こす。さ
らに出力バッファに起因するノイズは、入力初段に影響
することもある。

このようにウェル領域を共有するトランジスタ間で波及
する電源ノイズの影響は、高集積化、スイッチングの高
速化が進むに従って大きくなることが予想される。

本発明の目的は、半導体集積回路において電源ノイズの
影響を低減することによって動作マージンの向」二を図
ることにある。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、信号取り込みのための入力回路を含む場合に
おいて、当該入力回路の初段回路のためのウェルと、そ
れに結合される後段回路のためのウェルとを分離して半
導体集積回路を形成するものである。この場合において
さらに効果的に電源ノイズを低減するには、入力回路の
最終段とされＲ− る終段回路のウェルと、それの前段に配置される回路の
ためのウェルとを分離すると良い。

また、信号送出のための出力回路を含む場合において、
この出力回路の最終段とされる回路のウェルと、当該回
路の前段に配置される回路のためのウェルとを分離して
半導体集積回路を形成するものである。

〔作　用〕

上記した手段によれば、初段回路とそれに結合される後
段回路とを含む入力回路において、」１記初段回路のウ
ェルと上記後段回路のウェルとを分離して半導体集積回
路を形成することは、」二記後段回路のスイッチングに
よって生じるノイズがウェルを介して上記初段回路に伝
達されるのを阻止し、このことが、電源ノイズの影響を
低減して入力レベルマージンを向」ニさせる。

また、終段回路とそれに結合される前段回路とを含む場
合において、上記終段回路のウェルと」１記前段回路の
ウェルとを分離して半導体集積回路を形成することは、
駆動能力の大きい終段回路の−６＝ スイッチングによって生じるノイズがウェルを介して」
１記前段回路に伝達されるのを阻止し、このことが、電
源ノイズの影響を低減して人カレヘルマージンを向上さ
せる。

〔実施例〕

第４図には本発明の一実施例である入カハッファ回路や
出力バッファ回路が含まれるＳ　ＲＡ　Ｍ（スタティッ
ク・ランダム・アクセス・メモリ）が示される。同図に
示されるＳ　ＲＡ　Ｍは、特に制限されないが、公知の
半導体集精回路製造技術によってシリコン基板のような
一つの半導体基板に形成されている。

第４図において１は、複数個のスタティック型メモリセ
ルを７１−リクス配置したメモリセルアレイであり、メ
モリセルの選択端子は行方向毎にワー）−線に結合され
、メモリセルのデータ入出力端子は列方向毎に相補ビッ
ト線に結合される。夫々の相補ピッＩ〜線は、相補ビッ
ト線１苅１で接続された複数個のビット線選択スイッチ
を含むＹスイッチ回路２を介して相補コモンデータ線Ｃ
Ｄ、ＣＤＩ　（＊はロウアクティブを示す）に共通接続
されている。

外部より入力されるアドレス信号ＡＯ−Ａｉはアドレス
バッファ部３に取込まれ、」〕位数ピッ１〜はＸアドレ
スデコーダ５に伝達され、下位数ヒラ１−はＹ７１へレ
スデコーダ７に伝達される。Ｘアｌ’レスデコーダ５は
これに供給されるアドレス信号に対応するり−１〜線を
選択レベルに駆動する。所定のワード線が選択レベルに
駆動されると、このツー１〜線に選択端子が結合された
メモリセルが選択される。また、Ｙアドレステコーダ７
はこれに供給されるアドレス信号に対応するビット線選
択スイッチをオン動作させて、上記選択されたメモリセ
ルをコモンデータ線ＣＤ、ＣＤＩに導通する。

選択されたメモリセルの出力はピッ１−線選択スイッチ
を介して相補コモンデータ線ＣＤ、ＣＤＩに伝達され、
されに入出力回路９のメインアンプで増幅され、これに
よってメモリセルデータが外部に読出される。外部から
入出力回路９に書込みデータか与えられると、入出力回
路の書込みアンブがその書込みデータに従って相補コモ
ンデータ線ＣＤ、ＣＤＩを駆動し、これにより、アドレ
ス信号にて選択された相補ビット線を介して所定のメモ
リセルにそのデータに応する情報が蓄積される。また、
外部から与えられるチノプセレク［・信号Ｃ８＊及びラ
イトイネーブル信号ＷＩ号＊及びアウトプットイネーブ
ル信号○Ｅ＊は制御回路１２に取込まれ、この制御回路
１２により内部の動作制御信号が生成されるようになっ
ている。特にチップセレクト信号Ｃ８＊についてはこの
制御回路」２を介してデコーダ５，７や入出力回路９、
アドレスバッファ部３に供給されるようになっている。

第１図には上記アドレスバッファ部３の主要部の詳細な
構成が示される。

同図に示される回路は、アドレス信号を取り込むための
アドレス人力バッファ回路とされ、アドレス信号の１ビ
ツトに対応する。このアドレス人力バッファ回路は、Ｐ
チャンネル形ＭＯ３ＦＥＴＱｌ、Ｑ２とＮチャンネル形
ＭＯ８ＦＥＴＱ３゜−９〜 Ｑ４とから形成される初段回路１０、及びＰチャンネル
形ＭＯ８ＦＥＴＱ５．Ｑ７．Ｑ９と、Ｎチャンネル形Ｍ
Ｏ８ＦＥＴＱ６．Ｑ８．ＱＩＯとから形成される後段回
路２０を含む。

−上記初段回路１０は、ＭＯ８ＦＥＴＱＩ、Ｑ２が直列
接続され、ＭＯ５ＦＥＴＱ３．Ｑ／ｌが並列接続されて
成る。Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ　］に高電位側電源Ｖｃ
ｃが印加され、ＭＯ８ＦＥＴＱ３．Ｑ４に低電位側電源
Ｖｓｓが印加される。ＭＯ３ＦＥＴＱｌ、Ｑ３のゲート
はアドレス入力端子に共通接続され、それにより、複数
ビット構成のアドレス信号のうちの１ビツトＡＯが初段
回路１０　Ｌこ入力可能とされる。ＭＯ８ＦＥＴＱ２．
Ｑ４に入力される制御信号ＣＮＴｌは、上記制御回路］
２においてチップセレクト信号Ｃ８＊に同期して出力さ
れる信号であり、この制御信号ＣＮＴ］がロウレベルと
されるとき、アドレス信号ＡＯが後段回路２０に伝達さ
れる。

後段回路２０は、ＭＯ８ＦＥＴＱ５とＱ６、Ｑ７とＱ８
、Ｑ９とＱ　１．０によってそれぞれ形成さ一１〇− れるインバータの直列回路とされ、上記初段回路］０に
よって取り込まれたアドレス信号が当該インバータを介
することにより所定の遅延を受けるようになっている。

ここで、第１図に示される回路は、第２図に示されるよ
うに、Ｎ形部板にＰチャンネル形ＭＯ８ＦＥＴを、Ｐウ
ェル内にＮチャンネル形ＭＯ８ＦＥＴをそれぞれつくる
ＰウェルＣＭ　ＯＳ構造とされる。そして初段回路１０
が形成されるウェルと、後段回路２０が形成されるウェ
ルとは、第１図においてＷｌ、Ｖ、７２で示されるよう
に分離されている。このように初段回路１０のウェルＷ
］と、後段回路２０のウェルＷ２とを分離することは、
後段回路２０のスイッチング動作による電源Ｖｓｓ（ウ
ェル電位）の変動が初段回路１０に影響するのを排除す
ることができ、初段回路１０の入力レベルマージンを向
上させ得る。例えば従来例に従えば、初段回路］Ｏと後
段回路２０とで同一のウェルを共有することになるが、
かかる構成においテハ、後段回路２ｏ特ニＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　９、Ｑ１０から成る終段回路の負荷駆動
能力が比較的大きく設定されているため、スイッチング
による電源Ｖｓｓのレベル変動すなわち不所望なレベル
変動が犬きく、それによって入力回路１０の論理しきい
値ｖｔｈが変動されてしまう。このことは、初段回路１
０のＶｊ　ｈ／Ｖｉ　１　　（ハイレベル入力電位／ロ
ウレベル入力電位）不良を招来するため、当該入力回路
１０の入力レベルマージンを悪化させる主たる要因とさ
れる。

そこで本実施例では、初段回路１０のウェルＷ１と、後
段回路２０のウェルＷ２とを分離することにより、後段
回路２０のスイッチングに起因する電源Ｖｓｓの変動（
電源ノイズ）が、初段回路１０のウェルＷ１に伝達され
るのを排除し、それにより、当該電源ＶＳＳの変動に起
因する論理しきい値の変動を抑え、初段回路１０におけ
る入力レベルマージンの向」二を図るようにしている。

第３図には上記入出力回路９の主要部の詳細な構成が示
される。

同図に示される回路は、メモリセルからの読出しデータ
を外部出力するための出力バッファ回路とされ、出力デ
ータの１ビツトに対応する。この出力バッファ回路は、
Ｎチャンネル形ＭＯ８ＦＥＴＱ１．８とＱ　］、　９と
から成る終段回路３０と、それの前段に配置された前段
回路４０とを含む。

終段回路３０は、当該量カバソファ回路の最終段とされ
、ＭＯ３ＦＥＴＱｉ８．Ｑｌ９の直列接続箇所よりデー
タの外部出力が可能とされる。このためＭＯ８ＦＥＴＱ
１８．Ｑｌ９には、負荷駆動能力の高い大型の素子が適
用される。

前段回路４０は、相補データ線り、Ｄ＊に対応する第１
の前段回路４ＯＡ、第２の前段回路４０Ｂを含む。この
第１．第２の前段回路４．ＯＡ、４０Ｂはり、ｒｌの入
力信号が異なることを除けばその回路動作は等しい構成
とされるので、第１の前段回路４．ＯＡについてのみ詳
細に説明する。

Ｐチャンネル形ＭＯ３ＦＥＴＱ１２とＮチャンネル形Ｍ
Ｏ３ＦＥＴＱ１３とが直列接続されることにより、イン
バータが形成される。このインバータの出力は、後段の
Ｐチャンネル形ＭＯ３ＦＥＴＱｌ、４．、Ｎチャンネル
形ＭＯ３ＦＥＴＱＩ−６のゲートに入力される。ＭＯ３
ＦＥＴＱ１４にはＰチャンネル形ＭＯ５ＦＥＴＱ１５が
直列接続され、ＭＯ８ＦＥＴＱ１６には、Ｎチャンネル
形ＭＯ８ＦＥＴＱ１７が並列接続される。Ｍ　ＯＳ　Ｆ
　Ｅ　’］”　Ｑｌ、５．Ｑｌ７のゲートには、上記制
御回路１２においてアウＩ−プツトイネーブル信号○Ｅ
＊に同期して出力される出力制御信号ＣＮＴ２が入力さ
れるようになっており、この制御信号ＣＮＴ２がロウレ
ベルとされた場合に入力データＤがＭＯ８ＦＥＴＱ１８
に伝達可能とされる。

尚、第２の前段回路４．　ＯＢは、Ｐチャンネル形ＭＯ
８ＦＥＴＱ２２．Ｑ２４．Ｑ２５とＮチャンネル形ＭＯ
８ＦＥＴＱ２３、Ｑ２６．Ｑ２７とを含み、上記第１の
前段回路４．　ＯＡと同様に構成される。

ここで、第３図に示される回路は、第１図に示される回
路と同様に、Ｎ形部板にＰチャンネル形ＭＯ５ＦＥＴを
、Ｐウェル内にＮチャンネル形ＭＯ３ＦＥＴをそれぞれ
つくるＰウェルＣＭＯ３構造とされる（第２図参照）。

そして終段回路３０が形成されるウェルと、後段回路２
０が形成されるウェルとは、第３図においてＷ３　、　
Ｗ４　、　Ｗ５で示されるようＬこ分離されている。特
に終段回路３０のウェルＷ５が他回路のウェルから分離
されることは、終段回路３０のスイッチング動作による
電源Ｖｓｓ（ウェル電位）の変動がウェルを介して前段
回路４０やその他の回路に伝達されるのを排除すること
ができ、前段回路４０の入力レベルマージンの向上や他
回路の安定動作を確保することができる。

本実施例によれば以下の作用効果がある。

（１）７１−レス入力バッファ回路において、初段回路
ｉ−０のウェルＷ１と、後段回路２０のウェルＷ２とが
分離されているため、後段回路２０のスイッチングに起
因するウェル電位の変動が、初段回路１０のウェルＷ２
に伝達されるのが排除されるので、当該ノイズに起因す
る論理しきい値の変動が抑えられ、当該初段回路１０の
人力レベルマージンが向上される。

（２）また、出力バッファ回路において終段回路３０が
形成されるウェルＷ５と、前段回路４０が形成されるウ
ェルＷ３．Ｗ４とが分離されているので、終段回路３０
のスイッチング動作によるウェル電位の変動が前段回路
４０やその他の回路に伝達されるのが排除され、それに
よって前段回路４０の入力レベルマージンの向」二や他
回路の安定動作が確保される。

以］二本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
することができる。

例えば第１図の後段回路２０において、ＭＯ３ＦＥＴＱ
９．ＱＩＯによって構成される終段回路のウェルと、当
該終段回路の前段に配置される回路のウェルとを分離す
るようにしても良い。ＭＯ８ＦＥＴＱ９．ＱＩＯによっ
て構成される終段回路は、アドレスバッファ回路の出力
段であり、負荷駆動能力の関係から比較的大きなスイッ
チング電流が流れる。このため」１記のように後段回路
２Ｏにおいてもウェルを分離するようにすれば、初段回
路］０の入力レベルマージンの向上を図る」二でさらに
効果的とされる。

また、上記のウェル分離に加えて、初段回路］Ｏと後段
回路２０とで、あるいは前段回路４０と後段回路３０と
で互いに別系統の＠源（Ｖｃｃ。

Ｖｓ　ｓ）を用いるようにすれば、電源ノイズ対策はさ
らに強化される。

上記実施例では、Ｎ型半導体基板にＰウェルを形成する
ものについて説明したが、Ｐ形半導体基板（Ｐ−）に１
〕＋ウエルを形成する場合にも、上記実施例と同様にウ
ェル分離を行うことにより電源ノイズ対策が可能とされ
る。

さらに上記実施例では、低電位側電源Ｖ　ｓ　ｓの変動
に対するノイズ対策について述へたが、ウェル分離によ
り、高電位側電源Ｖｃｃの変動に対するノイズ対策を講
じることも可能である。例えば、Ｐ形半導体基板にＮウ
ェルが形成されるＮウェルＣＭＯ８や、一つの半纏体基
板にＮウェル、Ｐウェルの双方を形成してなるダブルウ
ェルＣＭＯ８を用いる場合に有効とされる。

以上の説明では主として本発明者によってなされた発明
をその背景となったＳＲＡＭに適用した場合について説
明したが、本発明はそれに限定されるものではなく、ダ
イナミックＲＡＭやＥ　Ｐ　ＲＯＭ（エレクトリカリ・
プログラマブル・リード・オンリ・メモリ）、さらには
データ処理装置などの各種半導体集積回路に適用するこ
とができる。

本発明は、少なくともデータ取り込みもしくはデータ送
出のための回路を含む条件のものに適用することができ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、初段回路とそれに結合される後段回路とを含
む場合おいて、−１−記初段回路のウェルと上記後段回
路のウェルとが分離されることにより、」１記後段回路
のスイッチングによって生じるノイズか上記初段回路に
伝達されるのが阻止され、そ＝　１８− れによって、電源ノイズの影響が低減され、人力レベル
マージンが改善される。

また、終段回路とそれに結合される前段回路とを含む場
合において、」１記終段回路のウェルと」１記前段回路
のウェルとが分離されることにより、駆動能力の大きい
終段回路のスイッチングによって生じるノイズが前段回
路に伝達されるのが阻止され、それにより、電源ノイズ
の影響が低減され入力レベルマージンが改善される。

【図面の簡単な説明】

第１図は本発明の一実施例ＳＲＡＭに含まれるアＩくレ
ス入カバソファ回路の電気結線図、第２図はＰウェルＣ
ＭＯ３の構造断面図、第３図は本発明の一実施例ＳＲＡ
Ｍに含まれる出力バッファ回路の電気結線図、 第４図は本発明の一実施例としてのＳ　ＲＡ　Ｍの全体
的な構成ブロック回である。 １０・・初段回路、２０−後段回路、３０　終段回路、
４０・前段回路、４．　ＯＡ・第１の前段回路、４０　
Ｂ　＝第２の前段回路、Ｑｌ乃至Ａ１０．Ｑｌ２乃至Ｑ
ｌ９．Ｑ２２乃至Ｑ２７・・・Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ、
Ｗ］乃至Ｗ５・・ウェル。

Claims (1)

1. 【特許請求の範囲】 １、信号取り込みのための入力回路を含む半導体集積回
   路において、上記入力回路は、初段回路とこれに結合さ
   れる後段回路とを含み、且つ、上記初段回路のためのウ
   ェルと上記後段回路のためのウェルとが分離されて成る
   ことを特徴とする半導体集積回路。 ２、上記後段回路には、それが含まれる入力回路の最終
   段とされる終段回路が含まれ、この終段回路のウェルが
   、それの前段に配置される回路のためのウェルと分離さ
   れて成る請求項１記載の半導体集積回路。 ３、信号送出のための出力回路を含む半導体集積回路に
   おいて、上記出力回路は、当該出力回路の最終段とされ
   る終段回路とこれに結合される前段回路とを含み、上記
   終段回路のためのウェルと上記前段回路のためのウェル
   とが分離されて成ることを特徴とする半導体集積回路。