JPH04199871A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04199871A JPH04199871A JP2336179A JP33617990A JPH04199871A JP H04199871 A JPH04199871 A JP H04199871A JP 2336179 A JP2336179 A JP 2336179A JP 33617990 A JP33617990 A JP 33617990A JP H04199871 A JPH04199871 A JP H04199871A
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- JP
- Japan
- Prior art keywords
- cell
- memory
- selects
- decode circuit
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000012360 testing method Methods 0.000 claims description 19
- 230000006870 function Effects 0.000 claims description 6
- 230000007547 defect Effects 0.000 abstract description 10
- 238000007689 inspection Methods 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 244000007853 Sarothamnus scoparius Species 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誤り自己訂正機能付半導体記憶装置に関するも
のである。
のである。
従来の誤り自己訂正機能付半導体記憶装置のブロック図
を第３図に示す。図において、２は情報を記憶するメモ
リセルて、１はメモリセル２を選択するデコーダ、３は
誤りを訂正するための検査用セル、４は検査用セル３を
選択するデコーダである。
を第３図に示す。図において、２は情報を記憶するメモ
リセルて、１はメモリセル２を選択するデコーダ、３は
誤りを訂正するための検査用セル、４は検査用セル３を
選択するデコーダである。
第２図はメモリセルブロックの面積に対する欠陥数の度
合を示す曲線図である。
合を示す曲線図である。
次に動作について説明する。
前記メモリセル２と前記検査用セル３、デコーダ１とデ
コーダ４はそれぞれ同し設計基準で設計されている。
コーダ４はそれぞれ同し設計基準で設計されている。
前記メモリセル２と前記デコーダ１の面積和を８１、前
記検査用セル３と前記デコーダ４の面積和を８２としＳ
ｌと３２の面積和を８３とする。
記検査用セル３と前記デコーダ４の面積和を８２としＳ
ｌと３２の面積和を８３とする。
ここで第２図において面積Ｓ３における欠陥数ｎ３は前
記メモリセル２及び前記デコーダｌの欠陥数ｎ１と前記
検査用セル３及び前記デコーダ４の欠陥数ｎ２との和で
ある。
記メモリセル２及び前記デコーダｌの欠陥数ｎ１と前記
検査用セル３及び前記デコーダ４の欠陥数ｎ２との和で
ある。
従来の半導体記憶装置は以上のように構成されていたの
で、情報を記憶する複数のメモリセルと同様に検査用セ
ル及びこの検査用セルを選択す名デコード回路に欠陥の
起こる場合かあり、歩留りを低下させる要因になるとい
う問題点かあった。
で、情報を記憶する複数のメモリセルと同様に検査用セ
ル及びこの検査用セルを選択す名デコード回路に欠陥の
起こる場合かあり、歩留りを低下させる要因になるとい
う問題点かあった。
この発明は上記のような問題点を解決するためになされ
たものであり、誤り自己訂正機能を持った半導体記憶装
置の製造上の欠陥の起こり易い微細なメモリセル部及び
微細なデコード回路部の面積を減少させることにより歩
留りを上げる事を目的とする。
たものであり、誤り自己訂正機能を持った半導体記憶装
置の製造上の欠陥の起こり易い微細なメモリセル部及び
微細なデコード回路部の面積を減少させることにより歩
留りを上げる事を目的とする。
この発明に係る半導体記憶装置は、情報を記憶する複数
のメモリセルと、このメモリセルの情報の誤りを検出し
て訂正を行うための検査用セルと、この検査用セルを選
択するためのデコード回路を備え、検査用セルとデコー
ド回路については、メモリセルの設計基準とは異なる設
計基準としたものである。
のメモリセルと、このメモリセルの情報の誤りを検出し
て訂正を行うための検査用セルと、この検査用セルを選
択するためのデコード回路を備え、検査用セルとデコー
ド回路については、メモリセルの設計基準とは異なる設
計基準としたものである。
この発明における半導体記憶装置は情報を記憶する複数
のメモリセルとそれを選択するデコード回路及び前期メ
モリセルの情報の誤りを訂正する検査用セルとそれを選
択するデコード回路において前記メモリセルと前記メモ
リセルを選択するデコード回路を前記検査用セルと検査
用セルを選択するデコード回路とを異なる設計基準で設
計することにより製造過程における欠陥のおこりやすい
微細パターンの総面積を減少させる。
のメモリセルとそれを選択するデコード回路及び前期メ
モリセルの情報の誤りを訂正する検査用セルとそれを選
択するデコード回路において前記メモリセルと前記メモ
リセルを選択するデコード回路を前記検査用セルと検査
用セルを選択するデコード回路とを異なる設計基準で設
計することにより製造過程における欠陥のおこりやすい
微細パターンの総面積を減少させる。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はメモリセルを選択するためのデコ
ーダ、（２）はメモリセル、（３）は複数の検査用セル
を配置したブロック、（４）は検査用セルを選択するた
めのデコーダである。
図において、（１）はメモリセルを選択するためのデコ
ーダ、（２）はメモリセル、（３）は複数の検査用セル
を配置したブロック、（４）は検査用セルを選択するた
めのデコーダである。
次に動作について説明する。
前記検査用セル３と前記デコーダ４は前記メモリセル２
と前記デコーダｌと異なる設計基準てっ（られており前
記検査用セル３の面積とデコーダ４の面積の和Ｓ２につ
いては第２図におけるメモリセル部の面積から除外して
考えることかてきるためｎ２だけ欠陥数か減少する。
と前記デコーダｌと異なる設計基準てっ（られており前
記検査用セル３の面積とデコーダ４の面積の和Ｓ２につ
いては第２図におけるメモリセル部の面積から除外して
考えることかてきるためｎ２だけ欠陥数か減少する。
つまり前記のメモリデータ検査用セル内蔵の半導体の歩
留り向上か期待てきる。
留り向上か期待てきる。
なお上記実施例ではメモリＩＣについて示したか他のメ
モリアレイを有する半導体であってもよく上記実施例と
同様の効果を有する。
モリアレイを有する半導体であってもよく上記実施例と
同様の効果を有する。
以上のようにこの発明によれば、歩留り向上か図れ半導
体記憶装置を安価に製造できるという効果がある。
体記憶装置を安価に製造できるという効果がある。
第１図はこの発明の一実施例である誤り自己訂正機能付
半導体記憶装置の上面図、第２図は従来およびこの発明
共通のメモリセル部の面積対する欠陥数の度合を示す曲
線図、第３図は従来の誤り自己訂正機能付半導体記憶装
置の上面図である。 図において、（１）、（４）はデコーダ、（２）はメモ
リセル、（３）は検査用セルを示す。 なお、図中、同一符号は同一、または相当部分を示す。 代 理 人 大 岩 増 維手 １１の ２ メ上りセル 箒 ２１４ ３ 梗査枇ル Ｓ、 ５３ ｉ積
半導体記憶装置の上面図、第２図は従来およびこの発明
共通のメモリセル部の面積対する欠陥数の度合を示す曲
線図、第３図は従来の誤り自己訂正機能付半導体記憶装
置の上面図である。 図において、（１）、（４）はデコーダ、（２）はメモ
リセル、（３）は検査用セルを示す。 なお、図中、同一符号は同一、または相当部分を示す。 代 理 人 大 岩 増 維手 １１の ２ メ上りセル 箒 ２１４ ３ 梗査枇ル Ｓ、 ５３ ｉ積
Claims (1)
- 情報を記憶する複数のメモリセルと、このメモリセルの
情報の誤りを検出して訂正を行うための複数の検査用セ
ルと前記検査用セルを選択するデコード回路を備えた誤
り自己訂正機能付半導体装置において、前記検査用セル
を選択するデコード回路の設計基準が前記メモリセルと
異なることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336179A JPH04199871A (ja) | 1990-11-29 | 1990-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336179A JPH04199871A (ja) | 1990-11-29 | 1990-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199871A true JPH04199871A (ja) | 1992-07-21 |
Family
ID=18296476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2336179A Pending JPH04199871A (ja) | 1990-11-29 | 1990-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8932548B2 (en) | 2009-06-19 | 2015-01-13 | Osaka Titanium Technologies Co., Ltd. | Silicon oxide and negative electrode material for lithium-ion secondary battery |
-
1990
- 1990-11-29 JP JP2336179A patent/JPH04199871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8932548B2 (en) | 2009-06-19 | 2015-01-13 | Osaka Titanium Technologies Co., Ltd. | Silicon oxide and negative electrode material for lithium-ion secondary battery |
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