KR20090081239A - 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법 - Google Patents

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KR20090081239A
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Abstract

본 발명은 저가이면서 대용량인 DRAM을 사용하면서도 반도체 메모리의 테스트 결과를 고속으로 수집할 수 있도록 한 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법에 관한 것이다.
본 발명의 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법은 전술한 목적을 달성하기 위한 본 발명의 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법은 다수의 반도체 메모리를 동시에 기능 테스트하여 그 각 번지에 대한 페일 여부를 판정하고 그 결과를 출력하는 테스터, 기능 테스트되는 각 반도체 메모리의 각 번지에 대한 페일 데이터가 누적 저장되는 페일 메모리 모듈, 기능 테스트 중에 테스터로부터 입력받은 테스트 결과를 페일 메모리 모듈에 기록하는 페일 메모리 프로세서를 포함하여 이루어진 반도체 메모리 테스트 시스템에서, 상기 페일 메모리 모듈을 데이터 마스크 기능이 있는 다수의 DRAM 컴포넌트로 구현하되 상기 DRAM 컴포넌트의 각 데이터 마스크 단자 및 IO 단자 중 하나를 페일 메모리 프로세서에 연결한 상태에서 상기 페일 메모리 프로세서에 의해 수행되되, 기능 테스트될 각 반도체 메모리의 매 번지에 대해 다수 회차의 테스트를 수행하는 단계 및 각 회차의 기능 테스트 수행에 따른 각 반도체 메모리의 페일 데이터를 해당 DRAM 컴포넌트에 기록하되, 상기 IO 단자를 논리 "1"로 고정시킨 상태에서 현재 회차의 테스트 결과에 따른 페일 데이터를 각 DRAM 컴포넌트의 데이터 마스크 단자에 인가하는 단계를 포함하여 이루어진다.
반도체, 메모리, 테스트, 페일, 데이터 마스킹, DM

Description

반도체 메모리 테스트 시스템의 페일 데이터 처리 방법{Fail Data Processing Method for Semiconductor Memory Test System}
본 발명은 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법에 관한 것으로, 특히 저가이면서 대용량인 DRAM 모듈을 사용하면서도 반도체 메모리의 테스트 결과에 따른 페일 데이터를 고속으로 수집할 수 있도록 한 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법에 관한 것이다.
도 1은 반도체 메모리의 전체 테스트 과정을 설명하기 위한 흐름도이다. 도 1에 도시한 바와 같이, 반도체 메모리, 예를 들어 DRAM(Dynamic Random Access Memory) 등을 제조하여 출하하기까지에는 많은 테스트 과정을 거치게 되는데, 먼저 반도체 웨이퍼에 다수의 메모리 칩을 집적(단계 S10)한 상태에서, 이렇게 집적된 각 메모리 칩에 대해 1차 기능 테스트를 수행(단계 S12)하면서 발생된 테스트 결과, 즉 각 메모리 비트에 대한 페일(Fail) 데이터를 별도의 페일 메모리에 기록(단계 S14)한다.
다음으로 단계 S16에서는 페일 메모리에 기록된 테스트 결과를 조회하여 페일이 존재하는지를 판단하는데, 페일이 존재하는 경우에는 다시 단계 S18로 진행하 여 이러한 페일이 복구할 수 있는 페일인지를 판단한다. 한편, 반도체 메모리 칩을 제조함에 있어서는 얼마간의 페일 발생을 예상하여 그 행과 열에 여분의 예비 영역을 함께 집적해두고 있다.
다시 도 1로 돌아가서, 단계 S18에서의 판단 결과, 발생된 페일이 복구 가능한 페일인 경우에는 레이저 리페어링(Laser Repairing) 장비에 페일 데이터를 전송하여 예비 영역의 해당 부분을 레이저 복구(단계 S20)함으로써 페일된 부분을 대체한다. 다음으로 이렇게 복구된 반도체 메모리에 대해 2차 기능 테스트를 수행(단계 S22)하고, 다시 그 테스트 결과를 페일 메모리에 기록(단계 S24)한다.
다음으로, 단계 S26에서는 페일 메모리에 기록된 테스트 결과를 조회하여 페일이 존재하는지를 판단하는데, 페일이 존재하는 경우에는 해당 메모리 칩을 폐기(단계 S29)하게 된다. 물론 단계 S18에서 해당 페일이 복구가 불가능한 페일인 경우에도 해당 메모리 칩을 폐기(단계 S29)하게 된다.
한편, 단계 S26에서 페일이 존재하지 않는 경우에는 해당 메모리 칩에 대해 패키징(Packaging)을 수행(단계 S28)한 후에 이렇게 패키징된 반도체 메모리에 대해 기능 테스트를 수행(단계 S30)하고, 다시 그 테스트 결과를 페일 메모리에 기록(단계 S32)한다.
다음으로, 단계 S34에서는 페일 메모리에 기록된 테스트 결과를 조회하여 페일이 존재하는지를 판단하는데, 페일이 존재하는 경우에는 해당 제품을 폐기(단계 S38)하는 반면에 페일이 존재하지 않는 경우에는 정상 제품으로 출하(단계 S36)한다.
한편, 종래 페일 메모리를 구성함에 있어서는 그 효율과 기록 속도를 좋게 하기 위해 고가의 SRAM(Static RAM)을 사용하였는데, 이에 따라 페일 메모리를 구성하는데 만도 고가의 비용이 소요될 뿐만 아니라 테스트되는 반도체 메모리, 즉 DUT(Device Under Test)가 바뀌는 경우에는 페일 메모리도 함께 교체해야 하기 때문에 확장성이 떨어지는 문제점이 있었다.
이러한 문제점을 감안하여, 상대적으로 값이 싸고 구입이 용이한 다수의 DRAM 컴포넌트로 이루어진 DRAM 모듈로 페일 메모리를 구성하는 기술이 개시되어 있다.
번지 데이터(DUT별)
0 0 0 0 0 0 0 0 1
1 0 0 0 0 0 0 0 0
2 1 0 0 0 1 0 0 0
3 0 0 0 0 0 0 0 0
4 0 0 0 0 0 0 0 0
- 0 0 0 0 0 0 0 0
M 1 0 0 0 0 0 0 0
한편, 반도체 메모리를 테스트함에 있어서는 다수의 반도체 메모리에 대해 각 비트별로 동시에 테스트를 수행하여 그 페일 여부를 DRAM 모듈로 이루어진 페일 메모리 모듈에 기록하게 되는데, 위의 표 1에서는 M비트 기억용량을 갖는 총 8개의 DUT를 동시에 테스트하여 그 페일 여부를 기록하는 경우를 예시하고 있다. 위의 표 1에서, "0"은 정상을, "1"은 페일을 각각 나타내는데, 이에 따라 8번째 DUT의 경우에는 0번지에 페일이 발생했고, 1번째 DUT의 경우에는 2번지 및 M번지에 각각 페일이 발생한 반면에 나머지 DUT들은 모두 정상임을 알 수가 있다.
도 2는 종래 DRAM 모듈로 페일 메모리 모듈을 구성한 경우의 페일 데이터 처리 방법을 설명하기 위한 흐름도이고, 도 3은 이 경우의 페일 데이터 기록 시간을 설명하기 위한 타이밍 차트이다.
먼저, 도 2에 도시한 바와 같이, 단계 S100에서는 테스트될 반도체 메모리의 매 번지에 대한 테스트를 수행하고, 다시 단계 S102에서는 해당 번지에 대해 1회차의 테스트를 수행한다. 여기에서, 반도체 메모리를 테스트함에 있어서는 동일 번지에 대해 패턴이나 동작 주파수 등을 달리하여 여러 번의 테스트를 수행하게 된다. 다음으로, 단계 S104에서는 이러한 테스트 결과, 즉 페일 데이터를 페일 메모리 모듈에 기록하고, 이와 같이 하여 단계 S106에서는 n회차의 테스트를 수행하게 된다.
그런데, 예전에 해당 번지가 페일로 판정된 반도체 메모리의 경우에는 그 결과가 그대로 기록되어야 하는데, 당해 반도체 메모리의 해당 번지의 n-1회차의 테스트 결과가 페일, 즉 "1"인 상태에서 n회차의 테스트 결과가 정상, 즉 "0"인 경우에 이를 페일 메모리 모듈에 그대로 기록하는 경우에는 페일임에도 불구하고 정상인 것으로 판정되는 모순이 발생하게 된다.
이를 감안하여, 종래에는 단계 S108에서 n-1회차의 테스트 결과를 먼저 읽어온 후에 다시 단계 S110에서는 이렇게 읽어온 테스트 결과를 현재의 n회차 테스트 결과와 논리합(OR) 연산하여 테스트 결과를 수정하고, 다시 단계 S112에서는 이렇게 수정된 테스트 결과를 페일 메모리 모듈에 기록하게 된다. 다음으로, 단계 S114에서는 해당 번지에 대한 모든 회차의 테스트가 종료되었는지를 판단하여 종료되지 않은 경우에는 단계 S106으로 복귀하는 반면에 종료된 경우에는 다시 단계 S116으로 진행하여 모든 번지에 대한 테스트가 종료되었는지를 판단한다. 단계 S116에서의 판단 결과, 모든 번지에 대한 테스트가 종료되지 않은 경우에는 단계 S100으로 복귀하는 반면에 종료된 경우에는 프로그램이 종료되게 된다.
그리고 이에 따라 아래의 표 2에 나타낸 바와 같이, 앞선 회차의 테스트에서 한 번 이라도 페일이 발생한 번지는 그대로 페일로 남게 된다.
테스트 회차 데이터(DUT별)
n-1회차 0 1 0 0 0 0 0 1
n회차 0 0 0 1 0 1 0 0
작업 데이터(DUT별)
n-1회차 읽기 0 1 0 0 0 0 0 1
수정(OR 연산) 0 1 0 1 0 1 0 1
쓰기 0 1 0 1 0 1 0 1
결과적으로 종래의 반도체 메모리 테스트 시스템에서는 도 3에 도시한 바와 같이 페일 메모리 모듈에 이전에 페일된 데이터를 누적하기 위해서 읽기 스텝, 수정(OR연산) 스텝 및 쓰기 스텝이라는 총 3번의 스텝이 소요되기 때문에 페일 데이터 기록에 그만큼 많은 시간이 소요되고 이에 따라 반도체 메모리 테스트 시스템의 전반적인 운용 효율을 현저하게 저하시키는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 저가이면서 대용량인 DRAM을 사용하면서도 반도체 메모리의 테스트 결과를 고속으로 수집할 수 있도록 한 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법을 제공함을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명의 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법은 다수의 반도체 메모리를 동시에 기능 테스트하여 그 각 번지에 대한 페일 여부를 판정하고 그 결과를 출력하는 테스터, 기능 테스트되는 각 반도체 메모리의 각 번지에 대한 페일 데이터가 누적 저장되는 페일 메모리 모듈, 기능 테스트 중에 테스터로부터 입력받은 테스트 결과를 페일 메모리 모듈에 기록하는 페일 메모리 프로세서를 포함하여 이루어진 반도체 메모리 테스트 시스템에서, 상기 페일 메모리 모듈을 데이터 마스크 기능이 있는 다수의 DRAM 컴포넌트로 구현하되 상기 DRAM 컴포넌트의 각 데이터 마스크 단자 및 IO 단자 중 하나를 페일 메모리 프로세서에 연결한 상태에서 상기 페일 메모리 프로세서에 의해 수행되되, 기능 테스트될 각 반도체 메모리의 매 번지에 대해 다수 회차의 테스트를 수행하는 단계 및 각 회차의 기능 테스트 수행에 따른 각 반도체 메모리의 페일 데이터를 해당 DRAM 컴포넌트에 기록하되, 상기 IO 단자를 논리 "1"로 고정시킨 상태에서 현재 회차의 테스트 결과에 따른 페일 데이터를 각 DRAM 컴포넌트의 데이터 마스크 단자에 인가하는 단계를 포함하여 이루어진다.
전술한 구성에서, 상기 DRAM 컴포넌트는 IO 단자가 4개인 것이 바람직하다. 나아가, 상기 DRAM 컴포넌트의 개수는 기능 테스트될 반도체 메모리의 수와 동수 또는 배수로 이루어질 수 있다. 또한 상기 페일 메모리는 JEDEC 표준 규격의 DIMM과 호환 가능한 것이 바람직하다.
본 발명의 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법에 따르면, 종래 기술에 비해 페일 데이터를 기록하는데 소요되는 시간이 대략 1/3으로 단축되게 되어 반도체 메모리 테스트 시스템의 운용 효율을 현저하게 제고시킬 수가 있다.
이하에는 첨부한 도면을 참조하여 본 발명의 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법의 바람직한 실시예에 대해 상세하게 설명한다.
도 4는 본 발명의 페일 데이터 처리 방법이 적용되는 반도체 메모리 테스트 시스템의 기능 블록도이다. 도 4에 도시한 바와 같이, 본 발명의 페일 데이터 처리 방법이 적용되는 반도체 메모리 테스트 시스템은 크게 다수의 반도체 메모리(DUT)(100)를 동시에 기능 테스트하여 그 각 번지에 대한 페일 여부를 판정하고 그 결과를 출력하는 테스터(110), 기능 테스트되는 각 반도체 메모리의 각 번지에 대한 페일 데이터가 누적 저장되는 페일 메모리 모듈(130), 기능 테스트 중에 테스터(110)로부터 입력받은 테스트 결과를 페일 메모리 모듈(130)에 출력하여 저장하고 기능 테스트 종료 후에 페일 메모리 모듈(130)에 누적 저장된 테스트 결과에 따라 복구 가능 여부를 판정하고 복구가 가능한 경우에 테스트 결과를 관리용 컴퓨터(140)에 출력하는 페일 메모리 프로세서(120), 상기 관리용 컴퓨터(140) 및 관리용 컴퓨터(140)로부터 전달받은 명령에 따라 레이저 복구를 수행하여 페일된 반도체 메모리에 대한 복구를 수행하는 페일 복구 장비(150)를 포함하여 이루어질 수 있다.
전술한 구성에서, 페일 메모리 모듈(130)은 다수의 DRAM 컴포넌트로 이루어진 DRAM 모듈로 구성될 수 있는데, 이 경우에 DRAM 컴포넌트의 수는 테스트될 반도체 메모리(100), 즉 DUT와 동수로 이루어지거나 그 배수로 이루어질 수 있다. 나아가, 각 DRAM 컴포넌트의 기억용량, 즉 비트 수는 테스트될 반도체 메모리(100)와 동일 기억용량으로 이루어지거나 그 보다 적은 기억용량(압축 기술 사용시)으로 이루어질 수 있다. 더욱이, 현재 시판중인 것을 그대로 이용할 수 있는데, 현재 시판되는 DRAM 모듈의 경우에는 그 IO(Input/Output) 단자의 개수가 4개, 8개 또는 16개, 32개 또는 64개이기 때문에 이들 중에서 적절한 것을 사용(후술함)하여 구현할 수가 있다.
다음으로, 페일 메모리 프로세서(120)는 다시 테스터(110)로부터 출력되는 페일 데이터를 일정 분량 수집하였다가 출력하는 입력 버퍼(124), 페일 메모리 모듈(130)을 구성하는 DRAM 모듈에 대한 읽기/쓰기를 제어하는 DRAM 컨트롤러(122), 관리용 컴퓨터(140)로 페일 데이터를 출력하는 출력 버퍼(128) 및 페일 메모리 프로세서(120)에 대한 전체적인 제어를 수행하는 페일 프로세서(126)를 포함하여 이루어질 수 있다. 전술한 구성에서, 페일 메모리 프로세서(120)는 FPGA(Field Programmable Gate rray)로 구현될 수 있고, 여기에서 입력 버퍼(124)와 출력 버퍼(128)는 FIFO(First-IN and First_Out) 메모리로 구현될 수 있다.
도 5는 본 발명의 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법에 따른 페일 메모리 모듈의 구성 예시도로서, IO 단자가 8개인 DRAM 컴포넌트 4개를 사용하여 구성하고 있다. 결과적으로, 도 5에 예시한 구성의 페일 메모리 모듈은 도 4에 도시한 페일 메모리 프로세서의 메모리 컨트롤러(122)에 연결되게 되는데, 페일 메모리 모듈을 구성하는 각 DRAM 컴포넌트의 데이터 마스크(Data Mask(DM): 이를 디스에이블, 즉 논리 "0"으로 세팅시킨 경우에는 새로운 데이터를 기록하더라도 기록이 되지 않고 이전 데이터가 그대로 유지되게 된다) 단자와 총 8개의 IO 단자 중 1개의 단자(DQ0; DQ8; DQ16; DQ24)만이 페일 데이터 기록용으로 사용되는데, 이에 의해 총 4개의 반도체 메모리(DUT)에 대한 테스트 결과, 즉 페일 데이터를 누적하여 기록할 수가 있다.
도 6은 본 발명의 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법에 따른 페일 메모리 모듈의 구성 예시도로서, IO 단자가 4개인 DRAM 컴포넌트 32개를 사용하여 총 32개의 반도체 메모리(DUT)에 대한 테스트 결과, 즉 페일 데이터를 누적하여 기록할 수 있는 페일 메모리 모듈의 구성을 예시하고 있다. 도 6에 예시한 페일 메모리 모듈 구성에서는 각 DRAM 컴포넌트의 DM 단자 및 그 총 4개의 IO 단자 중 1개만을 페일 메모리 프로세서의 메모리 컨트롤러에 연결하여 페일 메모리 모듈을 구성하고 있다.
도 7은 본 발명의 반도체 메모리 테스트 시스템의 페일 메모리 모듈에 대한 페일 데이터 기록 방법을 설명하기 위한 흐름도인바, 페일 메모리 프로세서의 페일 프로세서를 주체로 하여 수행될 수 있다. 도 5 및 도 6과 같이 페일 메모리 모듈을 구성한 상태에서, 먼저 도 7의 단계 S130에서는 테스트될 반도체 메모리의 매 번지에 대한 테스트를 수행하면서, 다시 단계 S132에서는 해당 번지에 대해 1회차의 테스트를 수행한다. 여기에서, 반도체 메모리를 테스트함에 있어서는 동일 번지에 대 해 패턴이나 동작 주파수 등을 달리하여 여러 번의 테스트를 수행하게 된다. 다음으로, 단계 S134에서는 이러한 테스트 결과, 즉 페일 여부를 페일 메모리 모듈에 기록하고, 이와 같이 하여 단계 S136에서는 n회차의 테스트를 수행하게 된다.
다음으로, 단계 S138에서는 아래의 표 3에 나타낸 바와 같이 현재 페일된 반도체 메모리에 해당하는 페일 메모리 모듈의 DRAM 컴포넌트를 제외한 DRAM 컴포넌트를 데이터 마스크, 즉 그 데이터 마스크(DM) 단자를 디스에이블시킨 후에 첫번째 IO 단자(DQ0)에 모두 논리 "1"을 기록하게 된다. 즉, 첫번째 IO 단자(DQ0)를 논리 "1"로 고정시킨 상태에서 DRAM 컴포넌트의 데이터 마스크 단자(DM)에 페일 데이터를 기록하게 된다.
테스트 회차 데이터(DUT별)
n-1회차 0 1 0 0 0 0 0 1
n회차 0 0 0 1 0 1 0 0
작업 데이터(DUT별)
DM M M M X M X M M
DQ0 1 1 1 1 1 1 1 1
결과 0 1 0 1 0 1 0 1
위의 표 3에서 기호 "M"과 "X"는 각각 데이터 마스크된 것과 데이터 마스크되지 않은 것, 즉 정상인 것과 페일이 발생한 것을 나타내는데, 본 발명에서는 이와 같이 단 1회의 쓰기 작업에 의해 페일 데이터를 기록함으로써 페일 데이터를 고속, 예를 들어 종래에 비해 1/3 정도 단축된 시간으로 기록할 수가 있다.
다음으로, 단계 S140에서는 해당 번지에 대한 모든 회차의 테스트가 종료되었는지를 판단하여 종료되지 않은 경우에는 단계 S136으로 복귀하는 반면에 종료된 경우에는 다시 단계 S142로 진행하여 모든 번지에 대한 테스트가 종료되었는지를 판단한다. 단계 S142에서의 판단 결과, 모든 번지에 대한 테스트가 종료되지 않은 경우에는 단계 S130으로 복귀하는 반면에 종료된 경우에는 프로그램이 종료되게 된다.
본 발명의 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 당양하게 변형하여 실시할 수가 있다.
즉, 본 발명에서는 전술한 바와 같이, 가격이 저렴하고 기억용량이 큰 상용의 DRAM을 사용할 수 있는데, DRAM은 IO 단자가 1개인 제품은 없고 최소 4개 이상의 제품만이 존재하기 때문에 가장 효율적인 방법으로는 IO 단자가 4개인 제품을 사용하되 3개의 IO 단자는 사용하지 않고 단자 1개의 IO 단자와 DM 단자만을 사용하여 1비트 메모리처럼 운용하는 것이다.
더욱이, 상용화 메모리 모듈의 경우에는 IO 단자가 8개인 제품이 주종이고 2개당 1개씩 DM이 서로 묶여 있으므로 8비트 밖에는 처리가 불가능하지만, 상용화 메모리 모듈의 가격 및 사용하고자 하는 기능에 따라 다양한 운용이 가능하다. 한편, 본 발명의 페일 메모리 모듈은 기존의 JEDEC(Joint Electron Device Engineering Council) 규격의 상용화 메모리 모듈, 즉 DIMM(Dual In-line Memory Module) 소켓과 호환 가능한 형태로도 제작될 수 있다. 또한, IO 단자가 4개인 제품을 사용하고자 하는 경우에 DM 단자를 서로 분리하면 16비트를 처리할 수 있고, 32개의 각 메모리 컴포넌트를 실장하면 32비트의 처리가 가능하며, 64개의 각 단품 메모리 컴포넌트를 실장하면 한번에 64비트의 처리가 가능하다. 즉 메모리 모듈의 구성 및 개수에 따라 다양한 비트수 및 기억용의 형태로 구성할 수가 있다.
본 발명의 방법에서는 페일 메모리 모듈을 구성하는 DRAM 컴포넌트의 수를 테스트될 반도체 메모리의 수와 동수 또는 그 배수로 구성할 수가 있다. 더욱이 본 발명의 방법은 메모리 칩 상태의 1차 기능 테스트와 2차 기능 테스트 및 패키지 상태의 기능 테스트에 모두 적용될 수가 있다.
도 1은 반도체 메모리의 전체 테스트 과정을 설명하기 위한 흐름도,
도 2는 종래 DRAM 모듈로 페일 메모리 모듈을 구성한 경우의 페일 데이터 처리 방법을 설명하기 위한 흐름도,
도 3은 이 경우의 페일 데이터 기록 시간을 설명하기 위한 타이밍 차트,
도 4는 본 발명의 페일 데이터 처리 방법이 적용되는 반도체 메모리 테스트 시스템의 기능 블록도,
도 5는 본 발명의 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법에 따른 페일 메모리 모듈의 구성 예시도
도 6은 본 발명의 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법에 따른 페일 메모리 모듈의 구성 예시도,
도 7은 본 발명의 반도체 메모리 테스트 시스템의 페일 메모리 모듈에 대한 페일 데이터 기록 방법을 설명하기 위한 흐름도이다.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100: DUT, 110: 테스터,
120: 페일 메모리 프로세서, 122: 메모리 컨트롤러,
124: 입력 버퍼, 126: 페일 프로세서,
128: 출력 버퍼, 130: 페일 메모리 모듈,
140: 관리용 컴퓨터, 150: 페일 복구 장비

Claims (4)

  1. 다수의 반도체 메모리를 동시에 기능 테스트하여 그 각 번지에 대한 페일 여부를 판정하고 그 결과를 출력하는 테스터, 기능 테스트되는 각 반도체 메모리의 각 번지에 대한 페일 데이터가 누적 저장되는 페일 메모리 모듈, 기능 테스트 중에 테스터로부터 입력받은 테스트 결과를 페일 메모리 모듈에 기록하는 페일 메모리 프로세서를 포함하여 이루어진 반도체 메모리 테스트 시스템에서, 상기 페일 메모리 모듈을 데이터 마스크 기능이 있는 다수의 DRAM 컴포넌트로 구현하되 상기 DRAM 컴포넌트의 각 데이터 마스크 단자 및 IO 단자 중 하나를 페일 메모리 프로세서에 연결한 상태에서 상기 페일 메모리 프로세서에 의해 수행되되,
    기능 테스트될 각 반도체 메모리의 매 번지에 대해 다수 회차의 테스트를 수행하는 단계 및
    각 회차의 기능 테스트 수행에 따른 각 반도체 메모리의 페일 데이터를 해당 DRAM 컴포넌트에 기록하되, 상기 IO 단자를 논리 "1"로 고정시킨 상태에서 현재 회차의 테스트 결과에 따른 페일 데이터를 각 DRAM 컴포넌트의 데이터 마스크 단자에 인가하는 단계를 포함하여 이루어진 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법.
  2. 제 1 항에 있어서,
    상기 DRAM 컴포넌트는 IO 단자가 4개인 것을 특징으로 하는 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법.
  3. 제 2 항에 있어서,
    상기 DRAM 컴포넌트의 개수는 기능 테스트될 반도체 메모리의 수와 동수 또는 배수로 이루어진 것을 특징으로 하는 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법.
  4. 제 1 항 내지 제 3항 중 어느 한 항에 있어서,
    상기 페일 메모리는 JEDEC 표준 규격의 DIMM과 호환 가능한 것을 특징으로 하는 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법.
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