JPH04192608A - Current mirror circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野]
本発明はカレントミラー回路に関し、特にアーリー効果
によるミラー係数の変動を小さくしたカレントミラー回
路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a current mirror circuit, and more particularly to a current mirror circuit in which fluctuations in mirror coefficients due to the Early effect are reduced.
従来、カレントミラー回路は入力に印加された電流と比
例関係の大きさの電流を出力に接続された負荷に供給す
るのに使用されている。カレントミラー回路として第2
図に示す回路が知られている。Conventionally, current mirror circuits are used to supply a load connected to the output with a current proportional to the current applied to the input. Second as a current mirror circuit
The circuit shown in the figure is known.
第2図において、lはカレントミラー回路の入力端子、
2は出力端子である。第1トランジスタQ1はコレクタ
とベースが入力端子lに接続され、エミッタは接地され
ている。第2トランジスタQ2は、コレクタが出力端子
2に接続され、ベースが第1トランジスタQ1のベース
に接続され、エミッタが接地されている。In Fig. 2, l is the input terminal of the current mirror circuit;
2 is an output terminal. The collector and base of the first transistor Q1 are connected to the input terminal 1, and the emitter is grounded. The second transistor Q2 has a collector connected to the output terminal 2, a base connected to the base of the first transistor Q1, and an emitter grounded.
このカレントミラー回路において、2つのトランジスタ
Ql、Q2の特性が等しく、電流増幅率hfmが無限大
、アーリー電圧vAが無限大であるとすれば、入力電流
11と出力電流12は全く等しく、
1+=L
の関係が成立つ。In this current mirror circuit, if the characteristics of the two transistors Ql and Q2 are equal, the current amplification factor hfm is infinite, and the Early voltage vA is infinite, then the input current 11 and the output current 12 are completely equal, and 1+= The relationship L holds true.
〔発明が解決しようとする課題]
しかじなか”ら、上述したカレントミラー回路において
使用されるトランジスタQl、Q2のアーリー電圧■、
は、実際には無限大ではなく、有限の値、数10v〜1
00 V程度の値をとる。このため、出力側のトランジ
スタ、すなわち第2トランジスタQ2のコレクタ・ベー
ス間電圧VC1+02によってミラー係数:jl/12
が変化してしまうという問題が住じる。[Problems to be Solved by the Invention] Early voltages of transistors Ql and Q2 used in the above-mentioned current mirror circuit,
is actually not infinite, but a finite value, the number 10v ~ 1
It takes a value of about 00V. Therefore, the mirror coefficient: jl/12 is determined by the collector-base voltage VC1+02 of the output side transistor, that is, the second transistor Q2.
The problem is that the changes occur.
この場合のi、とi、の関係は、
V cmoz : Q 2のコレクタベース間電圧■A
:アーリー電圧
となる。In this case, the relationship between i and i is as follows: V cmoz: Q2 collector-base voltage ■A
: Early voltage.
第3図に第2図のカレントミラー回路におけるミラー係
数とVCI。2の関係を破線で示す。このように、トラ
ンジスタQ2のコレクタ・ベース関電圧V ClO2に
よってミラー係数が変化されてしまう特性となっている
。Figure 3 shows the mirror coefficient and VCI in the current mirror circuit of Figure 2. The relationship between the two is shown by a broken line. In this way, the mirror coefficient is changed by the collector-base voltage VClO2 of the transistor Q2.
本発明の目的は、コレクタ・ベース間電圧の変動にかか
わらずミラー係数の変化を抑制することができるカレン
トミラー回路を提供することにある。An object of the present invention is to provide a current mirror circuit that can suppress changes in mirror coefficients regardless of changes in collector-base voltage.
本発明のカレントミラー回路は、第1および第2のトラ
ンジスタで構成されるカレントミラー回路に、コレクタ
とベースが接続され、エミッタが接地された第3トラン
ジスタと、コレクタが入力端子に接続され、ベースが前
記第3トランジスタのベースに接続され、エミッタが接
地された第4トランジスタとを設け、第2トランジスタ
のコレクタと第3トランジスタのコレクタとを抵抗を介
して接続した構成とする。The current mirror circuit of the present invention has a collector and a base connected to a current mirror circuit composed of a first and a second transistor, a third transistor whose emitter is grounded, and a third transistor whose collector is connected to an input terminal and whose base is connected to the third transistor. is connected to the base of the third transistor, and a fourth transistor whose emitter is grounded is provided, and the collector of the second transistor and the collector of the third transistor are connected via a resistor.
〔作用]
本発明によれば、第2トランジスタのアーリー効果によ
り発生するミラー電流の誤差分を、第3トランジスタお
よび第4トランジスタで構成される第2のカレントミラ
ー回路で相殺し、ミラー電流の誤差分を低減させ、ミラ
ー係数の変化を抑制する。[Operation] According to the present invention, the error in the mirror current caused by the Early effect of the second transistor is canceled out by the second current mirror circuit constituted by the third transistor and the fourth transistor, and the error in the mirror current is eliminated. and suppress changes in mirror coefficients.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明のカレントミラー回路の一実施例の回路
図である。同図において、1は入力端子、2は出力端子
、Qlは第1トランジスタ、Q2は第2トランジスタで
あり、これらは第2図に示したカレントミラーと同様の
回路を構成している。FIG. 1 is a circuit diagram of one embodiment of the current mirror circuit of the present invention. In the figure, 1 is an input terminal, 2 is an output terminal, Ql is a first transistor, and Q2 is a second transistor, and these constitute a circuit similar to the current mirror shown in FIG. 2.
さらに、第3トランジスタQ3は、コレクタとベースが
接続され、そのエミッタが接地されている。また、第4
トランジスタQ4は、コレクタが前記入力端子lに接続
され、ベースが第3トランジスタQ3のベースに接続さ
れ、エミッタが接地されている。これら第3および第4
トランジスタQ3.Q4は第2のカレントミラー回路を
構成することになる。Furthermore, the collector and base of the third transistor Q3 are connected, and the emitter is grounded. Also, the fourth
The transistor Q4 has a collector connected to the input terminal 1, a base connected to the base of the third transistor Q3, and an emitter grounded. These third and fourth
Transistor Q3. Q4 constitutes a second current mirror circuit.
そして、前記第2のトランジスタQ2のコレクタと第3
トランジスタQ3のコレクタとを抵抗1を介して接続し
ている。The collector of the second transistor Q2 and the third transistor
It is connected to the collector of transistor Q3 via resistor 1.
この回路構成によれば、第2トランジスタQ2のコレク
タ・ベース間電圧Vcmoz>0であるときには、
■CIQ3シ0.7■と考えられるので、V c*oa
= V cso3= OV cto’+ : 第3
トランジスタのコレクタ・ベース電圧
VCIQ4:第4トランジスタのコレクタ・ベース電圧
が成立ち、第2のカレントミラー回路はアーリー効果の
影響を受けず、そのミラー係数は常に一定となる。According to this circuit configuration, when the collector-base voltage Vcmoz of the second transistor Q2 is >0, CIQ3 is considered to be 0.7■, so V c*oa
= V cso3= OV cto'+: 3rd
Transistor collector-base voltage VCIQ4: collector-base voltage of the fourth transistor is established, the second current mirror circuit is not affected by the Early effect, and its mirror coefficient is always constant.
ここで、第2のカレントミラー回路のミラー係数を2に
選び抵抗R1の抵抗値RをR=V A / I 1と選
べば、
となり、第1図のカレントミラー回路は第2図のカレン
トミラー回路の第2トランジスタQ2のアーリー電圧が
1/2 ・VA/Vcmoz倍となったのと等価とな
る。Here, if the mirror coefficient of the second current mirror circuit is chosen to be 2 and the resistance value R of the resistor R1 is chosen as R=V A / I 1, then the current mirror circuit in Fig. 1 becomes the current mirror in Fig. 2. This is equivalent to increasing the Early voltage of the second transistor Q2 of the circuit by 1/2.VA/Vcmoz.
すなわち、カレントミラー回路の出力側のトランジスタ
である第2トランジスタQ2のアーリー効果によって発
生するミラー電流の誤差分を、抵抗R1で検出し、かつ
第2のカレントミラー回路で相殺することで、その誤差
分を1/2 ・VA/VCIに減少させることが可能
となる。In other words, the error in the mirror current caused by the Early effect of the second transistor Q2, which is the transistor on the output side of the current mirror circuit, is detected by the resistor R1 and canceled by the second current mirror circuit, thereby eliminating the error. It becomes possible to reduce the amount of time to 1/2 ・VA/VCI.
この第1図の回路におけるミラー係数と第2トランジス
タのコレクタ・ベース間電圧■。。2の関係を第3図に
実線で示す。この図から明らかなように、第1図の回路
は第2図の回路に比べ、コレクタ・ベース間電圧■。。Miller coefficient and collector-base voltage of the second transistor in the circuit of FIG. . 2 is shown by a solid line in FIG. As is clear from this figure, the circuit in Figure 1 has a lower collector-base voltage than the circuit in Figure 2. .
2がミラー係数に与える影響が減少し理想に近いものと
なっている。The influence of 2 on the mirror coefficient is reduced, making it close to ideal.
以上説明したように本発明は、第1および第2のトラン
ジスタで構成されるカレントミラー回路に、第3トラン
ジスタと第4トランジスタで構成される第2のカレント
ミラー回路を抵抗を介して接続しているので、アーリー
効果によって生じるミラー電流の誤差分を、抵抗で検出
した上で第2のカレントミラー回路によって低減し、コ
レクタ・ベース間電圧の変化に伴うミラー係数の変化を
抑制することができる効果がある。As explained above, the present invention connects a second current mirror circuit made up of a third transistor and a fourth transistor to a current mirror circuit made up of first and second transistors via a resistor. Therefore, the error in the mirror current caused by the Early effect is detected by a resistor and then reduced by the second current mirror circuit, making it possible to suppress changes in the mirror coefficient due to changes in collector-base voltage. There is.
第1図は本発明の一実施例の回路図、第2図は従来のカ
レントミラー回路の回路図、第3図は第1および第2の
各回路におけるコレクタ・ベース間電圧−ミラー係数の
関係を示す図である。
1・・・入力端子、2・・・出力端子、Ql・・・第1
トランジスタ、Q2・・・第2トランジスタ、Q3・・
・第3トランジスタ、Q4・・・第4トランジスタ、R
1・・・抵抗。
第1図
第2図
ミ′ラーイ#:」1ぐ二Figure 1 is a circuit diagram of an embodiment of the present invention, Figure 2 is a circuit diagram of a conventional current mirror circuit, and Figure 3 is the relationship between collector-base voltage and mirror coefficient in each of the first and second circuits. FIG. 1...Input terminal, 2...Output terminal, Ql...1st
Transistor, Q2...Second transistor, Q3...
・Third transistor, Q4...Fourth transistor, R
1...Resistance. Figure 1 Figure 2 Mirai #: 1 Gu2
Claims (1)
が接地された第1トランジスタと、コレクタが出力端子
に接続され、ベースが前記第1トランジスタのベースに
接続され、エミッタが接地されたトランジスタと、コレ
クタとベースが接続され、エミッタが接地された第3ト
ランジスタと、コレクタが前記入力端子に接続され、ベ
ースが前記第3トランジスタのベースに接続され、エミ
ッタが接地された第4トランジスタとで構成され、前記
第2トランジスタのコレクタと前記第3トランジスタの
コレクタとを抵抗を介して接続したことを特徴とするカ
レントミラー回路。1. A first transistor whose collector and base are connected to an input terminal and whose emitter is grounded; and a transistor whose collector is connected to an output terminal, whose base is connected to the base of the first transistor, and whose emitter is grounded; a third transistor whose collector and base are connected, and whose emitter is grounded; and a fourth transistor whose collector is connected to the input terminal, whose base is connected to the base of the third transistor, and whose emitter is grounded. . A current mirror circuit, characterized in that the collector of the second transistor and the collector of the third transistor are connected via a resistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2318618A JPH04192608A (en) | 1990-11-24 | 1990-11-24 | Current mirror circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2318618A JPH04192608A (en) | 1990-11-24 | 1990-11-24 | Current mirror circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04192608A true JPH04192608A (en) | 1992-07-10 |
Family
ID=18101148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2318618A Pending JPH04192608A (en) | 1990-11-24 | 1990-11-24 | Current mirror circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04192608A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6177827B1 (en) | 1998-07-14 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Current mirror circuit and charge pump circuit |
-
1990
- 1990-11-24 JP JP2318618A patent/JPH04192608A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6177827B1 (en) | 1998-07-14 | 2001-01-23 | Mitsubishi Denki Kabushiki Kaisha | Current mirror circuit and charge pump circuit |
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