JPH0771005B2 - D / A converter - Google Patents
D / A converterInfo
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- JPH0771005B2 JPH0771005B2 JP63317954A JP31795488A JPH0771005B2 JP H0771005 B2 JPH0771005 B2 JP H0771005B2 JP 63317954 A JP63317954 A JP 63317954A JP 31795488 A JP31795488 A JP 31795488A JP H0771005 B2 JPH0771005 B2 JP H0771005B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はD/A変換器に係り、特に半導体集積回路チップ
上に形成されたD/A変換器の電流スイッチに適したベー
ス電流補償回路に関する。The present invention relates to a D / A converter, and more particularly to a base current compensation circuit suitable for a current switch of the D / A converter formed on a semiconductor integrated circuit chip. Regarding
従来のD/A変換器の電流スイッチ回路は、第５図に示す
ような回路である。第５図において、定電流源12にコレ
クタが接続されたトランジスタ13と、トランジスタ13の
コレクタにベースが、ベースにエミッタがそれぞれ接続
されかつ定電圧源20に、コレクタが接続されたトランジ
スタ14と、トランジスタ13とベースが互いに接続され、
かつカレントミラーを構成するトランジスタ16、および
19と、トランジスタ13,16、および19のエミッタにそれ
ぞれ一端が接続され他端が接地された抵抗15,20、およ
び21と、トランジスタ16のコレクタにエミッタが接続さ
れたトランジスタ８および９と、トランジスタ８および
９のベースにそれぞれ接続された入力端子１および２
と、トランジスタ19のコレクタにエミッタが接続された
トランジスタ17および18と、トランジスタ17および18の
ベースにそれぞれ接続された入力端子３および４と、ト
ランジスタ８のコレクタに一端が、電圧源20に他端が接
続された抵抗10と、トランジスタ17のコレクタに一端
が、電圧源20に他端が接続された抵抗７と、トランジス
タ８のコレクタに一端が、トランジスタ17のコレクタに
他端が接続された抵抗６と、トランジスタ８のコレクタ
に接続された出力端子５とを備えている。トランジスタ
９および18のコレクタは電圧源20に接続されている。A conventional D / A converter current switch circuit is a circuit as shown in FIG. In FIG. 5, a transistor 13 having a collector connected to a constant current source 12, a transistor 14 having a collector connected to a base, a base connected to an emitter, and a constant voltage source 20 connected to a collector, The transistor 13 and the base are connected to each other,
And a transistor 16 that constitutes a current mirror, and
19, resistors 15, 20, and 21, one ends of which are connected to the emitters of transistors 13, 16 and 19 and the other end of which is grounded, transistors 8 and 9 whose emitters are connected to the collector of transistor 16, and transistors Input terminals 1 and 2 connected to bases 8 and 9 respectively
, Transistors 17 and 18 whose emitters are connected to the collectors of transistors 19, input terminals 3 and 4 which are connected to the bases of transistors 17 and 18, respectively, one end of the collector of transistor 8 and the other end of voltage source 20. Is connected to the resistor 10, the collector of the transistor 17 has one end connected to the voltage source 20, the resistor 7 has the other end connected to it, the collector of the transistor 8 has one end connected to the collector of the transistor 17 the other end connected to 6 and an output terminal 5 connected to the collector of the transistor 8. The collectors of transistors 9 and 18 are connected to voltage source 20.
トランジスタ13,16および19、抵抗15,20および21がそれ
ぞれ同じ特性とすると、カレントミラーにより定電流源
12からトランジスタ13のコレクタに流れる電流と同じ大
きさの電流がトランジスタ16および19のコレクタに流れ
る。入力端子1,2,3および４への入力信号により、トラ
ンジスタ8,9,17および18からなる電流スイッチがオンオ
フし、抵抗10,6および７からなるはしご形抵抗回路の出
力端子５にD/A変換器出力電圧が出力される。If transistors 13, 16 and 19 and resistors 15, 20 and 21 have the same characteristics, a constant current source is created by the current mirror.
A current of the same magnitude as that flowing from 12 to the collector of transistor 13 flows to the collectors of transistors 16 and 19. The input signal to input terminals 1, 2, 3 and 4 turns on / off the current switch composed of transistors 8, 9, 17 and 18, and D / is applied to the output terminal 5 of the ladder resistance circuit composed of resistors 10, 6 and 7. The A converter output voltage is output.
本回路では、２ビットのD/A変換器の例だが、ビット数
が多くなっても同様である。This circuit is an example of a 2-bit D / A converter, but the same applies even if the number of bits increases.
前述した従来のD/A変換器では、定電流源12の電流が同
じでも、トランジスタ電流増幅率hfeが異なると、出力
電圧が異なるという欠点がある。第５図の回路で定電流
源12の電流をI1とおき、全トランジスタの電流増幅率を
同じ値hfe、トランジスタQ1即ちトランジスタ16,19等の
コレクタ電流をICQ1と、それぞれおくと、次式となる。The conventional D / A converter described above has a drawback that the output voltage is different when the transistor current amplification factor hfe is different even if the constant current source 12 has the same current. If the current of the constant current source 12 is set to I 1 in the circuit of FIG. 5, the current amplification factors of all the transistors are set to the same value hfe, and the collector currents of the transistor Q1, that is, the transistors 16 and 19 are set to I CQ1 , respectively, It becomes an expression.
ここで、 とすると、次式となる。 here, Then, the following equation is obtained.
ICQ1≒I1 従って、トランジスタ16および19のコレクタ電流もほぼ
I1になる。ところが、D/A変換器の出力電圧を決定する
トランジスタ８および17がオンの時のコレクタ電流をI0
とおくと、次式となる。I CQ1 ≈ I 1 Therefore, the collector currents of transistors 16 and 19 are almost
Become I 1 . However, the collector current when the transistors 8 and 17 that determine the output voltage of the D / A converter is on is I 0
If it puts it, it will become the following formula.
となる。これは、hfeが小さいとトランジスタ８および1
7のON時のコレクタ電流が小さくなることを示し、これ
をグラフで示すと、第４図の曲線Ｃのようになる。従っ
て、hfeの大きさにより、D/A変換器のダイナミックレン
ジが変化するという問題が生じる。また、電流増幅率hf
eが温度により変化することから、従来のD/A変換器は出
力電圧の温度変動が大きいという問題点がある。 Becomes This is because if hfe is small, transistors 8 and 1
It is shown that the collector current at the time of ON of 7 becomes small, and when this is shown in a graph, it becomes like a curve C in FIG. Therefore, there is a problem that the dynamic range of the D / A converter changes depending on the size of hfe. Also, the current amplification factor hf
Since e changes with temperature, the conventional D / A converter has a problem that the output voltage has large temperature fluctuations.
本発明の目的は、前記問題点が解決され、出力電圧の温
度変動を極力小さくした半導体集積回路を提供すること
にある。An object of the present invention is to provide a semiconductor integrated circuit which solves the above-mentioned problems and minimizes the temperature fluctuation of the output voltage.
第１の発明のD/A変換器の構成は、コレクタに定電流電
源が接続された第１のトランジスタと、この第１のトラ
ンジスタとベースが共通接続されてなる少なくとも第2,
第3,第４のトランジスタとを備えた第１のカレントミラ
ー回路と、前記第２のトランジスタのコレクタにエミッ
タが、定電圧源にコレクタがそれぞれ接続された第５の
トランジスタと、前記第５のトランジスタのベースに入
力側が接続され、かつ前記第１のトランジスタのコレク
タに出力側が接続された第２のカレントミラー回路と、
前記第１のトランジスタのコレクタ，ベースにベース，
エミッタがそれぞれ接続され前記定電圧源にコレクタが
接続された第６のトランジスタと、前記第３のトランジ
スタのコレクタにエミッタが共通接続された第７および
第８のトランジスタを備えた第１の電流スイッチと、前
記第４のトランジスタのコレクタにエミッタが共通接続
された第９および第10のトランジスタを備えた第２の電
流スイッチとを備え、前記第7,第８のトランジスタのベ
ースおよび前記第9,第10のトランジスタのベースには、
それぞれ互いに反転したデジタル論理値が印加される入
力端子が接続され、前記第7,第９のトランジスタのコレ
クタと前記定電圧源とに接続されたはしご形抵抗回路の
一端を出力端子となしていることを特徴とする。The configuration of the D / A converter of the first invention is such that at least a second transistor having a collector connected to a constant current power source and at least a second transistor and a base commonly connected to each other are provided.
A first current mirror circuit including third and fourth transistors; a fifth transistor having an emitter connected to the collector of the second transistor and a collector connected to a constant voltage source; and the fifth transistor A second current mirror circuit having an input side connected to the base of the transistor and an output side connected to the collector of the first transistor;
A base to a collector and a base of the first transistor,
A first current switch including a sixth transistor having emitters connected to each other and a collector connected to the constant voltage source, and seventh and eighth transistors having emitters commonly connected to a collector of the third transistor. And a second current switch having ninth and tenth transistors whose emitters are commonly connected to the collector of the fourth transistor, the bases of the seventh and eighth transistors and the ninth and tenth current switches. At the base of the tenth transistor,
Input terminals to which digital logic values inverted to each other are applied are connected, and one end of a ladder resistance circuit connected to the collectors of the seventh and ninth transistors and the constant voltage source serves as an output terminal. It is characterized by
第２の発明のD/A変換器の構成は、コレクタに定電流電
源が接続された第１のトランジスタと、この第１のトラ
ンジスタとベースが共通接続されてなる少なくとも第2,
第3,第４のトランジスタとを備えた第１のカレントミラ
ー回路と、前記第２のトランジスタのコレクタにエミッ
タが、定電圧源にコレクタがそれぞれ接続された第５の
トランジスタと、前記第５のトランジスタのベースに入
力側が接続され、かつ前記第１のトランジスタのコレク
タに出力側が接続された第２のカレントミラー回路と、
前記第１のトランジスタのコレクタ、ベースにベース、
エミッタがそれぞれ接続された第６のトランジスタと、
この第６のトランジスタのコレクタがエミッタに接続さ
れコレクタが定電圧源に接続された第７のトランジスタ
と、この第７のトランジスタのベースに入力側が接続さ
れ前記第６のトランジスタのベースに出力側が接続され
この第６のトランジスタのベース電流を補償する第３の
カレントミラー回路と、前記第３のトランジスタのコレ
クタにエミッタが共通接続された第８および第９のトラ
ンジスタを備えた第１の電流スイッチと、前記第４のト
ランジスタのコレクタにエミッタが共通接続された第10
および第11のトランジスタを備えた第２の電流スイッチ
とを備え、前記第8,第９のトランジスタのベースおよび
前記第10,第11のトランジスタのベースには、それぞれ
互いに反転したデジタル論理値が印加される入力端子が
接続され、前記第8,第10のトランジスタのコレクタと前
記定電圧源とに接続されたはしご形抵抗回路の一端を出
力端子となしていることを特徴とする。The configuration of the D / A converter of the second invention is such that at least a first transistor having a collector connected to a constant current power supply and at least a second transistor and a base commonly connected to each other are provided.
A first current mirror circuit including third and fourth transistors; a fifth transistor having an emitter connected to the collector of the second transistor and a collector connected to a constant voltage source; and the fifth transistor A second current mirror circuit having an input side connected to the base of the transistor and an output side connected to the collector of the first transistor;
A base to a collector and a base of the first transistor,
A sixth transistor having emitters connected to each other,
A seventh transistor having a collector connected to the emitter and a collector connected to a constant voltage source, and an input side connected to the base of the seventh transistor and an output side connected to the base of the sixth transistor. A third current mirror circuit for compensating for the base current of the sixth transistor; and a first current switch having an eighth and a ninth transistor whose emitters are commonly connected to the collector of the third transistor. , A tenth transistor whose emitter is commonly connected to the collector of the fourth transistor
And a second current switch having an eleventh transistor, and digital logic values inverted from each other are applied to the bases of the eighth and ninth transistors and the bases of the tenth and eleventh transistors, respectively. Input terminals are connected, and one end of a ladder resistance circuit connected to the collectors of the eighth and tenth transistors and the constant voltage source serves as an output terminal.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の半導体集積回路の回路
図である。第１図において、本実施例の半導体集積回路
は、一端が接地された定電圧源11の他端は定電流源12に
接続され、定電流源12の他端はトランジスタ13のコレク
タとトランジスタ35のベースに接続され、トランジスタ
35のコレクタは、定電圧源20に接続される。トランジス
タ34,45および46のベースはトランジスタ13のベースと
接続され、トランジスタ13,34,45および46のエミッタに
それぞれ抵抗30,31,32および34が接続され、抵抗30,31,
32および34の他端は接地される。トランジスタ13,34,3
5,45および46はカレントミラーを構成する。トランジス
タ36は、トランジスタ34のコレクタにエミッタが接続さ
れ、トランジスタ37のコレクタと、トランジスタ39のベ
ースにベースが接続され、トランジスタ38は、トランジ
スタ13のコレクタにコレクタが接続される。トランジス
タ37および38のエミッタは定電圧源20に接続される。ト
ランジスタ39のエミッタはトランジスタ37および38のベ
ースに接続され、コレクタは接地される。トランジスタ
37,38および39は、カレントミラーを構成する。トラン
ジスタ45のコレクタにトランジスタ43および44のエミッ
タが接続され、トランジスタ43および44のベースにそれ
ぞれ入力端子１および２が接続され、トランジスタ46の
コレクタにトランジスタ47および48のエミッタが接続さ
れ、トランジスタ47および48のベースに、それぞれ入力
端子３および４が接続される。FIG. 1 is a circuit diagram of a semiconductor integrated circuit according to a first embodiment of the present invention. In the semiconductor integrated circuit of this embodiment, the other end of a constant voltage source 11 whose one end is grounded is connected to a constant current source 12, and the other end of the constant current source 12 is a collector of a transistor 13 and a transistor 35. Transistor connected to the base of
The collector of 35 is connected to the constant voltage source 20. The bases of the transistors 34, 45 and 46 are connected to the base of the transistor 13, and resistors 30, 31, 32 and 34 are connected to the emitters of the transistors 13, 34, 45 and 46, respectively, and the resistors 30, 31, 32 and
The other ends of 32 and 34 are grounded. Transistor 13,34,3
5,45 and 46 form a current mirror. In the transistor 36, the collector is connected to the collector of the transistor 34, the collector of the transistor 37 is connected to the base of the transistor 39, and the transistor 38 is connected to the collector of the transistor 13 in collector. The emitters of transistors 37 and 38 are connected to constant voltage source 20. The emitter of transistor 39 is connected to the bases of transistors 37 and 38 and the collector is grounded. Transistor
37, 38 and 39 form a current mirror. The collector of the transistor 45 is connected to the emitters of the transistors 43 and 44, the bases of the transistors 43 and 44 are connected to the input terminals 1 and 2, respectively, and the collector of the transistor 46 is connected to the emitters of the transistors 47 and 48. Input terminals 3 and 4 are connected to the base of 48, respectively.
トランジスタ43および47のコレクタにそれぞれ抵抗40お
よび42が接続され、抵抗40および42の他端には定電圧源
20が接続される。トランジスタ44および48のコレクタに
は定電圧源20が接続される。トランジスタ43および47の
コレクタ間に抵抗41が接続され、トランジスタ43のコレ
クタに出力端子５が接続される。抵抗40,41および42
は、はしご形抵抗回路である。Resistors 40 and 42 are connected to the collectors of transistors 43 and 47, respectively, and a constant voltage source is connected to the other ends of resistors 40 and 42.
20 are connected. The constant voltage source 20 is connected to the collectors of the transistors 44 and 48. The resistor 41 is connected between the collectors of the transistors 43 and 47, and the output terminal 5 is connected to the collector of the transistor 43. Resistors 40, 41 and 42
Is a ladder resistor circuit.
次に、第１図の回路の動作を説明する。Next, the operation of the circuit shown in FIG. 1 will be described.
今、定電流源12の電流をI1とおき、NPNトランジスタの
電流増幅率をhfe、PNPトランジスタの電流増幅率をhf
e′とおく。トランジスタ13,34,45および46のコレクタ
電流をIXとおくと、トランジスタ36のベース電流は となり、トランジスタ38のコレクタ電流をICQ6とおく
と、次式となる。Now, let the current of the constant current source 12 be I 1 , the current amplification factor of the NPN transistor is hfe, and the current amplification factor of the PNP transistor is hf.
Put e '. If the collector currents of transistors 13, 34, 45 and 46 are I X , the base current of transistor 36 is When the collector current of the transistor 38 is I CQ6 , the following equation is obtained.
ここで、 とすると、次式となる。 here, Then, the following equation is obtained.
ここで、右辺の第３項目は、トランジスタ35のベース電
流である。 Here, the third item on the right side is the base current of the transistor 35.
上式において、右辺の第２項目を左辺に移して整理する
と、下式が得られる。 In the above equation, if the second item on the right side is moved to the left side and arranged, the following equation is obtained.
上式の両辺に（１＋hfe）/hfeをかけると、次式が得ら
れる。 Multiplying both sides of the above equation by (1 + hfe) / hfe gives the following equation.
従って、IXは次式となる。 Therefore, I X becomes the following equation.
ここで、 とすると、次式となる。 here, Then, the following equation is obtained.
従って、トランジスタ43および47がオンの時のコレクタ
電流I0は、次式となる。 Therefore, the collector current I 0 when the transistors 43 and 47 are on is given by the following equation.
即ち、電流増幅率hfeによらず、一定になる。このよう
すを、第４図に示すと、曲線Ｂのようになり（第５図の
トランジスタ８は第１図ではトランジスタ43となる）、
電流増幅率が低下しても、トランジスタ43および47のオ
ン時のコレクタ電流の減少が小さくなる。これにより、
電流増幅率の変化によるD/A変換器のダイナミックレン
ジの変化が小さくなり、また、電流増幅率が温度により
変化しても、D/A変換器の出力変化が小さくできる。こ
れは温度規格の厳しい特にビット数の大きなD/A変換器
にとって必要な特性である。 That is, it becomes constant regardless of the current amplification factor hfe. This is shown in FIG. 4 as curve B (transistor 8 in FIG. 5 becomes transistor 43 in FIG. 1),
Even if the current amplification factor decreases, the decrease in the collector current when the transistors 43 and 47 are on becomes small. This allows
The change in the dynamic range of the D / A converter due to the change in the current amplification factor is reduced, and the output change in the D / A converter can be reduced even if the current amplification factor changes with temperature. This is a characteristic required for a D / A converter with a strict temperature standard, especially with a large number of bits.
第２図は本発明の第２の実施例の半導体集積回路を示す
回路図である。第２図において、本実施例の半導体集積
回路は、第１図の定電流源12の部分が異なり、他の回路
部分は第１図と同様である。即ち、一端を接地し他端を
オペレーション・アンプ50の反転入力に接続した定電圧
源49と、オペアンプ50の出力にベースを接続したトラン
ジスタ52,54と、一端が定電圧源20に接続され、他端が
トランジスタ52,54のエミッタにそれぞれ接続された抵
抗51,53と、１端がトランジスタ54のコレクタとオペア
ンプ50の非反転入力に接続され、他端が接地された抵抗
55とを含み、構成している。定電圧源49を温度補償する
ことにより、抵抗55の一端の電圧も抵抗値の温度変化に
よらず一定となる。抵抗40,41および42も抵抗55と同じ
チップ上にあるので、同一温度であり、同一温度特性な
ので、出力端子５の電圧も温度によらず一定になる。FIG. 2 is a circuit diagram showing a semiconductor integrated circuit according to the second embodiment of the present invention. In FIG. 2, the semiconductor integrated circuit of this embodiment is different from that of FIG. 1 in the constant current source 12 part, and other circuit parts are the same as those in FIG. That is, a constant voltage source 49 having one end grounded and the other end connected to the inverting input of the operational amplifier 50, transistors 52 and 54 having a base connected to the output of the operational amplifier 50, and one end connected to the constant voltage source 20, Resistors 51 and 53 having the other ends connected to the emitters of the transistors 52 and 54, respectively, and one end connected to the collector of the transistor 54 and the non-inverting input of the operational amplifier 50, and the other end grounded
It includes and comprises 55 and. By temperature-compensating the constant voltage source 49, the voltage at one end of the resistor 55 also becomes constant irrespective of the temperature change of the resistance value. Since the resistors 40, 41 and 42 are also on the same chip as the resistor 55, they have the same temperature and the same temperature characteristic, so that the voltage of the output terminal 5 is constant regardless of the temperature.
第３図は本発明の第３の実施例の半導体集積回路の回路
図である。第３図において、本実施例の半導体集積回路
が第１の実施例と異なる部分は、トランジスタ35のコレ
クタが定電圧源20に接続されず、トランジスタ60のエミ
ッタに接続されている点、トランジスタ60,61および62
が追加されている点である。トランジスタ60のベースは
トランジスタ61のベースおよびコレクタとトランジスタ
62のベースに接続され、トランジスタ62のコレクタはト
ランジスタ13のコレクタに接続され、トランジスタ60の
コレクタ、トランジスタ61および62のエミッタは定電圧
源20に接続される。トランジスタ61および62は、カレン
トミラーを構成する。本実施例が、第１の実施例と異な
る動作は、トランジスタ35のベース電流を補償している
点である。即ち、トランジスタ35および60のベース電流
を、それぞれIB35,IB60とおくと、次式が得られる。FIG. 3 is a circuit diagram of a semiconductor integrated circuit according to a third embodiment of the present invention. In FIG. 3, the semiconductor integrated circuit of this embodiment is different from that of the first embodiment in that the collector of the transistor 35 is not connected to the constant voltage source 20, but is connected to the emitter of the transistor 60. , 61 and 62
Is added. The base of transistor 60 is the base and collector of transistor 61 and the transistor
It is connected to the base of 62, the collector of transistor 62 is connected to the collector of transistor 13, and the collector of transistor 60 and the emitters of transistors 61 and 62 are connected to constant voltage source 20. Transistors 61 and 62 form a current mirror. The operation of this embodiment different from that of the first embodiment is that the base current of the transistor 35 is compensated. That is, if the base currents of the transistors 35 and 60 are I B35 and I B60 , respectively, the following equation is obtained.
ここで、トランジスタ62のコレクタ電流をIC62とおく
と、次式となる。 Here, when the collector current of the transistor 62 is I C62 , the following equation is obtained.
ここで、 とすると、次式となる。 here, Then, the following equation is obtained.
IC62≒IB60≒IB35 トランジスタ35のベース電流が補償される。このようす
を、第４図に示すと、曲線Ａのようになり（第５図のト
ランジスタ８は第３図のトランジスタ35となる）、第１
図の回路より更によい特性を示す。I C62 ≈ I B60 ≈ I B35 The base current of transistor 35 is compensated. This is shown in FIG. 4 as curve A (transistor 8 in FIG. 5 becomes transistor 35 in FIG. 3), and
It shows better characteristics than the circuit in the figure.
以上説明したように、本発明は、定電流源の電流と、電
流スイッチのトランジスタのベース電流の和をカレント
ミラー回路の入力トランジスタに流すことにより、ベー
ス電流補償を行い、電流スイッチのトランジスタのコレ
クタ電流を、トランジスタの電流の増幅率の大きさによ
らず、定電流源の電流に等しくさせるという効果があ
る。As described above, according to the present invention, the sum of the current of the constant current source and the base current of the transistor of the current switch is made to flow in the input transistor of the current mirror circuit to perform the base current compensation and to collect the collector of the transistor of the current switch. There is an effect that the current is made equal to the current of the constant current source regardless of the magnitude of the amplification factor of the current of the transistor.
第１図は本発明の第１の実施例の半導体集積回路を示す
回路図、第２図は本発明の第２の実施例の半導体集積回
路を示す回路図、第３図は本発明の第３の実施例の半導
体集積回路を示す回路図、第４図は本発明の実施例の効
果を示す特性図、第５図は従来の半導体集積回路を示す
回路図である。 1,2,3,4……入力端子、５……出力端子、6,7,10,15,20,
21,30,31,32,33,40,41,42,51,53,55……抵抗、11,20…
…定電圧源、12……定電流源、8,9,13,14,16,17,18,19,
34,36,43,44,45,46,47,48,60……npnトランジスタ、37,
38,52,54,61,62……pnpトランジスタ。FIG. 1 is a circuit diagram showing a semiconductor integrated circuit according to a first embodiment of the present invention, FIG. 2 is a circuit diagram showing a semiconductor integrated circuit according to a second embodiment of the present invention, and FIG. 3 is a circuit diagram showing a semiconductor integrated circuit of the third embodiment, FIG. 4 is a characteristic diagram showing the effect of the embodiment of the present invention, and FIG. 5 is a circuit diagram showing a conventional semiconductor integrated circuit. 1,2,3,4 …… input terminal, 5 …… output terminal, 6,7,10,15,20,
21,30,31,32,33,40,41,42,51,53,55 …… resistance, 11,20…
… Constant voltage source, 12 …… Constant current source, 8,9,13,14,16,17,18,19,
34,36,43,44,45,46,47,48,60 ...... npn transistor, 37,
38,52,54,61,62 …… pnp transistor.
Claims (2)
トランジスタと、この第１のトランジスタとベースが共
通接続されてなる少なくとも第2,第3,第４のトランジス
タとを備えた第１のカレントミラー回路と、前記第２の
トランジスタのコレクタにエミッタが、定電圧源にコレ
クタがそれぞれ接続された第５のトランジスタと、前記
第５のトランジスタのベースに入力側が接続され、前記
第１のトランジスタのコレクタに出力側が接続された第
２のカレントミラー回路と、前記第１のトランジスタの
コレクタ，ベースにベース，エミッタがそれぞれ接続さ
れ前記定電圧源にコレクタが接続された第６のトランジ
スタと、前記第３のトランジスタのコレクタにエミッタ
が共通接続された第７および第８のトランジスタを備え
た第１の電流スイッチと、前記第４のトランジスタのコ
レクタにエミッタが共通接続された第９および第10のト
ランジスタを備えた第２の電流スイッチとを備え、前記
第7,第８のトランジスタのベースおよび前記第9,第10の
トランジスタのベースには、それぞれ互いに反転したデ
ジタル論理値が印加される入力端子が接続され、前記第
7,第９のトランジスタのコレクタと前記定電圧源とに接
続されたはしご形抵抗回路の一端を出力端子となしてい
ることを特徴とするD/A変換器。1. A first transistor comprising: a first transistor having a collector connected to a constant current power source; and at least second, third and fourth transistors having the first transistor and a base commonly connected. Of the second transistor, the collector of the second transistor is connected to the emitter, and the constant voltage source is connected to the collector of the fifth transistor. The base of the fifth transistor is connected to the input side of the first transistor. A second current mirror circuit whose output side is connected to the collector of the transistor; and a sixth transistor whose base and emitter are connected to the collector and base of the first transistor, and whose collector is connected to the constant voltage source, respectively. A first current switch comprising seventh and eighth transistors whose emitters are commonly connected to the collector of the third transistor. And a second current switch having ninth and tenth transistors whose emitters are commonly connected to the collector of the fourth transistor, and the bases of the seventh and eighth transistors and the ninth transistor. Then, input terminals to which digital logic values inverted from each other are applied are connected to the bases of the tenth transistors, respectively.
7. A D / A converter characterized in that one end of a ladder resistance circuit connected to the collector of the ninth transistor and the constant voltage source serves as an output terminal.
トランジスタと、この第１のトランジスタとベースが共
通接続されてなる少なくとも第2,第3,第４のトランジス
タとを備えた第１のカレントミラー回路と、前記第２の
トランジスタのコレクタにエミッタが、定電圧源にコレ
クタがそれぞれ接続された第５のトランジスタと、前記
第５のトランジスタのベースに入力側が接続され、かつ
前記第１のトランジスタのコレクタに出力側が接続され
た第２のカレントミラー回路と、前記第１のトランジス
タのコレクタ、ベースにベース、エミッタがそれぞれ接
続された第６のトランジスタと、この第６のトランジス
タのコレクタがエミッタに接続されコレクタが定電圧源
に接続された第７のトランジスタと、この第７のトラン
ジスタのベースに入力側が接続され前記第６のトランジ
スタのベースに出力側が接続されこの第６のトランジス
タのベース電流を補償する第３のカレントミラー回路
と、前記第３のトランジスタのコレクタにエミッタが共
通接続された第８および第９のトランジスタを備えた第
１の電流スイッチと、前記第４のトランジスタのコレク
タにエミッタが共通接続された第10および第11のトラン
ジスタを備えた第２の電流スイッチとを備え、前記第8,
第９のトランジスタのベースおよび前記第10,第11のト
ランジスタのベースには、それぞれ互いに反転したデジ
タル論理値が印加される入力端子が接続され、前記第8,
第10のトランジスタのコレクタと前記定電圧源とに接続
されたはしご形抵抗回路の一端を出力端子となしている
ことを特徴とするD/A変換器。2. A first transistor comprising: a first transistor having a collector connected to a constant current power source; and at least second, third and fourth transistors having the first transistor and the base commonly connected. Current mirror circuit, a fifth transistor having a collector connected to the collector of the second transistor and a collector connected to a constant voltage source, and an input side connected to the base of the fifth transistor, and the first transistor. The second current mirror circuit whose output side is connected to the collector of the transistor, the sixth transistor whose base and emitter are connected to the collector and base of the first transistor, and the collector of this sixth transistor The seventh transistor, whose emitter is connected and whose collector is connected to the constant voltage source, and the base of this seventh transistor A third current mirror circuit, whose output side is connected to the base of the sixth transistor and whose output side is connected to compensate the base current of the sixth transistor, and whose emitter is commonly connected to the collector of the third transistor. A first current switch having eight and ninth transistors, and a second current switch having tenth and eleventh transistors whose emitters are commonly connected to the collector of the fourth transistor, 8th,
Input terminals to which mutually inverted digital logic values are applied are connected to the bases of the ninth transistor and the bases of the tenth and eleventh transistors, respectively.
A D / A converter characterized in that one end of a ladder resistance circuit connected to the collector of the tenth transistor and the constant voltage source is used as an output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317954A JPH0771005B2 (en) | 1988-12-15 | 1988-12-15 | D / A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317954A JPH0771005B2 (en) | 1988-12-15 | 1988-12-15 | D / A converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02162837A JPH02162837A (en) | 1990-06-22 |
| JPH0771005B2 true JPH0771005B2 (en) | 1995-07-31 |
Family
ID=18093860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63317954A Expired - Lifetime JPH0771005B2 (en) | 1988-12-15 | 1988-12-15 | D / A converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771005B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219294A (en) * | 2007-03-01 | 2008-09-18 | Fujitsu Ltd | Voltage control circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7630136B2 (en) * | 2006-07-18 | 2009-12-08 | Asml Holding N.V. | Optical integrators for lithography systems and methods |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130220A (en) * | 1983-12-17 | 1985-07-11 | Matsushita Electric Ind Co Ltd | D/a converter |
| JPS6335004A (en) * | 1986-07-30 | 1988-02-15 | Toshiba Corp | Current mirror circuit |
-
1988
- 1988-12-15 JP JP63317954A patent/JPH0771005B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219294A (en) * | 2007-03-01 | 2008-09-18 | Fujitsu Ltd | Voltage control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02162837A (en) | 1990-06-22 |
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