JPH04192044A - ウオッチドッグタイマー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はマイクロコンピュータ等の論理システムに接続
し、当該システムから一定周期で発信されるウォッチド
ッグタイマー用パルスの断、停止を検出して、断検出信
号を出力するウォッチドッグタイマー回路に関する。

［従来の技術］ マイクロコンピュータ等の論理システムは、システムの
暴走が生じた時にはいち早くリセットをかけて被害が大
きくならないようにしなければならないので、通常その
システムのソフトウェア内に、一定周期ごとにパルスを
発する命令を組込んでおき、かつこのパルスを受信する
パルス監視回路いわゆるウォッチドッグタイマー回路を
接続しである。

そして、上記ウォッチドッグタイマー回路は、上記パル
スが一定周期で送られてくるのを監視していて、一定周
期を越えである時間（途絶時間）内にパルスの受信がな
かった場合には、断検出信号を出力し、上記論理システ
ムに停止信号を出しリセフトをかける。

すなわち、これを詳細に説明すると、第１１図にブロッ
ク図、第１２図に信号のタイムチャートを示したように
なる。

第１１図において（１）がマイクロコンピュータなどの
システム、（２）がウォッチドッグタイマー回路である
。

電源投入後、電圧（Ｖｃｃ）が一定値にまで上昇すると
、ウォッチドッグタイマー回路（２）のリセット出力（
３）が「ハイ」になり、反リセット出力（４）が「ロー
」になる。そして、電圧（ｌａｃｅ）が一定値（Ｖｓｈ
）にまで上がるとコンデンサ（ＣＬ）の充電が始まり、
このコンデンサの容量で決る一定時間（Ｔｐｒ）後充電
が終了してリセット出力（３）が「ローｊになってシス
テムのリセット状態が解除される。つまり、システム（
１）が立上がる。

リセット解除後直ちにコンデンサ（Ｃｔ）の放電が始ま
り、ここからウォッチドッグタイマー動作が開始され、
ウォッチドッグタイマーパルス入力（５）（第１２図）
があるたびにコンデンサ（Ｃｔ）が放電から充電へと切
り換えられ、パルスが一定周期で入力されている間は同
一動作（放電と充電）を繰返す。

そして、上記パルスが途絶えてコンデンサ（Ｃｔ）の電
圧があるしきい値よりも低下するとリセット出力（３）
が「ハイ」になり、反リセット出力（４）が「ロー」に
切換ねり、システムが再びリセット状態になる。つまり
システム（１）が停止する。

上記パルスが途絶えてからリセット出力（３）が「ハイ
」になるまで（反リセット出力（４）が「ロー」になる
まで）の時間（Ｔｗｄ）は、上述の一定時間（Ｔｐｒ）
と同様にコンデンサの容量によって決る一定時間（Ｔｗ
ｄ）である。

上記時間（Ｔｐｒ）　（Ｔｗｃ！＞の具体的数値は大略
、Ｔｐｒ（ｍｓ）＝１０００Ｘ　Ｃｔ（μＦ）、Ｔｗｄ
（ｍｓ）＝１００Ｘ　ＣＬ（μＦ）である。

［発明が解決しようとする課Ｂコ 以上のように、従来のウォッチドッグタイマー回路を接
続したシステムでは、電源を投入してシステムが立上が
るまでの時間（Ｔｐｒ）と、リセット８力が「ハイ」に
切換るまでのウォッチドッグタイマーパルスの途絶時間
（Ｔｗｄ）は共に１つのコンデンサ（Ｃｔ）の容量によ
って決定され、電源を投入してからシステムが立上がる
までに要する時間は通常短い方が良いので、当該時間（
Ｔｐｒ）は比較的短い時間（例えば３０＋ｌｓ）になる
よう設定されている。

ところが、上記のように時間（Ｔｐｒ）を短く設定する
と、パルスの途絶時間（Ｔｉｉｄ）も短くなるので、シ
ステム（１）からのウォッチドッグタイマー回路（２）
への発信パルスの周期も極めて短い周期が要求されるよ
うになる。

システム（１）からの発信パルスの周期を短くしようと
すると、当該システムのソフトウェア（プログラム）内
にパルス発信命令のステップを多数組込んでおかなけれ
ばならなくなり、　ソフトウェア設計上の負担が大きく
なる。

一方、例えばコードレステレホンに用いられているマイ
クロコンピュータのように、システムの暴走が６０秒程
度までもの長い時間許容されるシステムがある。

従って、このように長い時間の暴走が許される一システ
ムでは、ソフトウェア設計上の負担を可能な限り軽減す
るために、上述のリセット出力が「ハイ」になるまでの
パルス途絶時間（Ｔｉｉｄ）はシステムが立上がるまで
の時間（Ｔｐｒ）とは逆に長い方が好ましいのである。

そこで、この発明はシステムの立上時用とウォッチドッ
グタイマー用の時定数回路を別々に設けることにより上
記問題を解決することを目的とする。

〔課題を解決するための手段］ 第１の発明は、ウォッチドッグタイマー回路を、リセッ
ト用の時定数回路を有するパワーオンリセット回路と、
モノマルチバイブレータ（第１のモノマルチバイブレー
タ）と、該モノマルチバイブレータに接続した第２の時
定数回路でもって構成し、モノマルチバイブレータの入
力ポートには上記ウォッチドッグタイマーパルスと上記
パワーオンリセット回路からの出力を入力するようにし
ウォッチドッグタイマーパルスが途絶えてから上記第２
の時定数回路で決定される一定時間後に、断検出信号を
出力させるようにしたウォッチドッグタイマー回路であ
り、第２の発明は上記断検出信号を第２のモノマルチバ
イブレータに入力すると共に、この第２のモノマルチバ
イブレータに第３の時定数回路を接続し、前記第１のモ
ノマルチバイブレークからの断検出信号が入力されてか
ら第３の時定数回路で決定される一定時間後に、第２の
モノマルチバイブレータから第１のモノマルチバイブレ
ータヘクリア信号を出力させるようにしたウォッチドッ
グタイマー回路である。

［実施例］ 第１〜３図において、第１の発明に係る実施例をブロッ
ク図と信号のタイムチャートで示す。

第１図において、（６）はパワーオンリセット回路であ
り、その詳細は第３図に示したような抵抗とコンデンサ
からなる種々の時定数回路（第１の時定数回路）（７）
を有するＩＣ回路である。（８）はボルテージディテク
タ回路である。（９）はリトリガブルモノマルチバイブ
レータで、入力ポートＡ、Ｂ、ＣＬにはそれぞれウォッ
チドッグタイマーパルス（以下ＷＤＴＰと言う）、パワ
ーオンリセット回路（６）からの出力および電圧（Ｖｃ
ｃ）が入力され、端子ＲＸ　／　Ｃｘ、　　Ｃｘにはそ
れぞれ第１図示のように第２の時定数回路（１０）とし
ての抵抗（Ｒｘ）とコンデンサ（Ｃｘ）が接続される。

Ｑ端子はシステムへ接続される。

第３図はボルテージディテクタＩ　Ｃ（８）を用いたパ
ワーオンリセット回路（６）の種々の例を示しており、
ボルテージディテクタ（８）への抵抗（Ｒ１）（Ｒ２）
（Ｒ３）とコンデンサ（Ｃ１）（Ｃ２）の接続の仕方及
びその値によってＢポートへの電圧の立上り時間を設定
する。

第２図に示すＢ入力の立上りは第３図（Ｃ）の回路によ
るものであるが、第３図（ｂ）の回路を用いれば第２図
における破線のようになる。

そして、第１図の回路は電ａ（Ｖｃｃ）を投入すると第
２図のタイムチャートのように反リセット信号（Ｑ出力
）が出力される。

すなわち、電源を投入すると、パワーオンリセット回路
（６）によって決定されている時定数時間（Ｔｏｎ）の
後にＢ入力が立上り、この立上りをトリガとしてＱ出力
が立上る。

これと同時にコンデンサ（Ｃｘ）に貯えられた電荷がＲ
ｘ／Ｃｘ端子を通って放電され、Ｒｘ／Ｃｘ端子の電位
がＶｒｅｆＬ以下に下がると放電は中止され、コンデン
サ（Ｃｘ）は抵抗（Ｒｘ）を通して充電を開始される。

Ｒｘ／Ｃｘ端子の電位がＶｒｅｆＨに達する前に−ＤＴ
ＰがＡ入力に入力されると、これをトリガとしてＲｘ／
Ｃｘ端子の電位が再びＶｒｅｆＬに下がるまでコンデン
サ（Ｃｘ）の放電が行われ、その後上記同様に充電が再
開される。

％ＩＤＴＰの入力ごとに上記動作をくり返し、Ｑ出力は
「ハイ」を維持する。

そして、ｌ１ＤＴＰが入力されない時間が長びくとＲｘ
／Ｃｘ端子の電位はＶｒｅｆ）ｌに達し、このことによ
りＱ出力が反転して「ロー」となり、Ｒｘ／Ｃｘ端子の
電位はＶｃｃとなる。このＶｒｅｆＨに達するに要する
時間（Ｔｗｄｔ）は抵抗（Ｒｘ）とコンデンサ（Ｃｘ）
の値およびその組合せによって任意に設定される。

すなわち、この例では途絶時間（Ｔｗｄｔ）は立上りの
所要時間（Ｔｏｎ）よりもかなり長く設定してあり、Ｔ
ｗｄｔは約７秒、Ｔｏｎは約３０ミリ秒に設定しである
。

次に第４．５図において、Ｉ！２の発明に係る実施例を
ブロック図と信号のタイムチャートで示す。

１４図のブロック図において３１１図のブロック図と異
なる点は、前記リトリガブルモノマルチバイブレータ（
第１のリトリガブルモノマルチバイブレータ）（９）に
加えて第２のリトリガブルモノマルチバイブレータ（１
１）を設けた点であり、１１１のバイブレータ（９）の
Ｑ出力はシステムへ接続されると共に第２のバイブレー
タ（１１）の入カポ−）Ａｌへも接続されている。

また、第２のバイブレータ（１１）のＲｘｌ／Ｃｘｌ端
子およびＣｘｌ端子には、第３の時定数回路（１２）と
しての抵抗（Ｒｘｌ）とコンデンサ（ＣＸＩ）が図示の
通り接続してあり、第１のバイブレータ（９）のクリア
端子ＣＬへの入力は、第２のバイブレータ（１１）の出
力端子Ｑｌバーからの出力としである。

したがって、この第４図の回路は電源を投入すると第５
図示のように動作する。

すなわち、ＷＤＴＰの途絶から時間（Ｔｗｄｔ）だけ経
過して、第１のバイブレータ（９）からのＱ出力が「ロ
ー」となるまでは第２図で説明した内容と同様であるが
、ＩＩ力が第２のバイブレータ（１１）のＡ１ポートに
も入力されているので、このＱ出力の立下りによってＱ
１バー出力が反転して「ロー」になり、コンデンサ（Ｃ
ｘｌ）はＲｘｌ／Ｃｘｌ！子を通して放電される６　　
Ｒｘｌ／Ｃｘｌ端子の電位がＶｒｅｆＬまで下がると放
電が止まると共に抵抗（ＲＸＩ）を通じて充電が開始さ
れる。

Ｑ出力の立下りから第３の時定数回路（１２）によって
設定されている時間（Ｔｐｌｌ）の経過後にＲｘｌ／Ｃ
ｘｌ端子の電位がＶｒｅｆＨに達するとＱ１バー出力は
反転して「ハイ」となり、この出力が第１のバイブし−
タ（９）のクリア信号となるので、Ｑ出力が「ハイ」に
反転して、システムのリセット状態が解除される。

上記時間（Ｔｐｔｉ）は抵抗（ＲＸＩ）とコンデンサ（
Ｃｘｌ）の値とその組合せによって種々変更設定される
。

この考案中のモノマルチバイブレータは、市販のＩＣを
用いることができ、このＩＣとしては■東芝製のＴＣ７
４）１ｃ１２３ＡＰ／ＡＰ、三菱電機■製のＭ７４ＨＣ
１２３あるいはその他適当なモノマルチバイブレータＩ
Ｃを用いることができる。

次に第６〜９図においてさらに具体的な実施例を示す。

第６図に示したものは、前記第１．第２のモノマルチバ
イブレータ（９）（１１）を組込んだ市販のＩＣを眉い
たもので、この例では株式会社東芝製のＴＣ７４ＨＣ１
２３ＡＰ／ＡＰを用いている。

第６図に示した回路と第４図に示した回路との相違点は
、第４図の回路では第１のモノマルチバイブレータ（９
）のＱ出力が直接システムへ接続されているのに対して
、第６図の回路では第１のモノマルチバイブレータ（９
）のＱ出力とパワーオンリセット回路（６）の出力とが
アンドゲート（１３）を介してシステム側へ出力される
点と、第６図における電源端子（Ｖｃｃｐ）には抵抗（
ＲＯ）とコンデンサ（Ｃｏ）が介装しである点である。

上記相違点について順に説明していく。

すなわち、前者の相違点におけるアンドゲート（１３）
は電源電圧の監視用としてこの回路に挿入したもので、
電源電圧（Ｖｃｃ）は常に一定であることが要求される
が、時として一時的に低下することも起こりうる（例え
ば第５図における鎖線）。

電源電圧が低下するとシステムの暴走が起こるので、そ
の暴走が起こる前につまり、電源電圧が低下した時点で
システムへリセット信号を出力させれば良いのであるが
、このＩＣのモノマルチバイブレータ（９）のＢ入力は
立下り信号についてはＱ出力を出さないため、パワーオ
ンリセット回路（６）が電源電圧の低下を検出しても、
これをＢ入力にのみ出力させたのではモノマルチバイブ
レータ（９）はＱ出力を出さない。したがって、パワー
オンリセット回路（６）からの出力をアントゲ−）　（
１３）を介してシステム側出力へ接続し、パワーオンリ
セット回路（６）が電源電圧の低下を検出した場合にも
、モノマルチバイブレータ（９）からＱ出力が出た場合
と同様に、システム側ヘリセント信号を出力させるよう
にしているのである。

後者の相違点における抵抗（ＲＯ）とコンデンサ（ＣＯ
）は、電源の投入時にパワーオンリセット回路（６）か
ら出るノイズの影響を取除くためのものであり、例えば
、電源投入時に第１０図のようなノイズ（ｎ）がパワー
オンリセット回路（６）から出力されると５　モノマル
チバイブレータ（９）はこれを立上り信号と誤判断して
しまうおそれがある。

そこで、モノマルチバイブレータ（９）の電源端子（Ｖ
ｃｃｐ）に上記抵抗（ＲＯ）とコンデンサ（ＣＯ）を挿
入することにより、該端子での電圧の立上りを上記ノイ
ズ（ｎ）が生じる時間帯（ｔα）よりも遅らせ、モノマ
ルチバイブレータ（９）が上記ノイズ（ｎ）に基づいて
Ｑ出力を出すのを防止しているのである。

以上のように、第６図に示したより具体的な回路では、
第４図に示した回路と間種の機能（システムへのリセッ
ト信号の出力と所定時間後のリセット解除）と共に、電
源電圧の低下によってもリセット信号を出力するという
機能および、電源投入時のパワーオンリセット回路（６
）からのノイズによる誤動作を防ぐという機能を備えて
いる。

なお、上記電源端子（Ｖｃｃｐ）に接続した抵抗（ＲＯ
）とコンデンサ（Ｃｏ）は、コンデンサ（ＣＯ）の放電
用ダイオード等を抵抗（ＲＯ）に平行に挿入する等の変
更を行ってもよいし、第３図（ａ）及び（Ｃ）のように
パワーオンリセット回路（６）の出力端にコンデンサを
挿入したり、第３図（ｂ）のようにパワーオンリセット
回路（６）の入力側での電圧を抵抗（Ｒ１）（Ｒ３）で
分割するなどしてもよい。つまり、パワーオンリセット
回路（６）として第３図（ａ）、（ｂ）および（Ｃ）の
ようなものを用いれば、第６図における抵抗（ＲＯ）と
コンデンサ（ＣＯ）は省略しても差し支えない。

次に第７図の回路について説明すると、この回路も第６
図示の回路と同様に、電源電圧低下時にリセット信号を
出力させる機能を付加させたちので、第６図と異なる点
は、パワーオンリセット回路（６）の出力を入力ポート
（Ｂ）に入れるのではなく、シュミントトリガインバー
タ（１４）とインバータ（１５）を直列に挿入してクリ
ア端子（ＣＬ）に入力している点であり、入力ポート（
Ｂ）への入力としては第２のモノマルチバイブレータ（
１１）のＱ１バー出力を入れている。

すなわち、このＩＣのＢ入力は前述の通り立下り信号で
はＱ出力が出ないので、立上り、立下りの両方に対して
応答するクリア端子（ＣＬ）を利用しているのであり、
Ｑ端子からリセット信号が呂でシステムのリセットが行
われた後、このリセット状態を解除するための信号が第
５図示の通りＱ１バー出力なのであるが、このＱ１バー
出力がＢポートに入力されて、このＱ１バー出力の立上
りによってＱ出力の「ロー」から「ハイ」への切換えが
行われるようになっている。

つまり、この回路においても、パワーオンリセット回路
（６）の出力の立下り（電源電圧の低下）を検出して、
システムへリセット信号を出力させて、電圧低下による
システムの暴走も未然に防止できている。

次に第８図の回路について説明すると、この回路も第６
図、第７図の回路と同様に、電源電圧低下時にリセット
信号を出力させる機能を付加させたもので、第４図の回
路と異なる点は、パワーオンリセット回路（６）からの
出力をＢポートへ入力すると共に、シュミットトリガイ
ンバータ（１６）を介して第２のモノマルチバイブレー
タ（１１）のクリア端子（ＣＬＩ）へも入力している点
である。

この第２のモノマルチバイブレータ（１１）についても
Ｂ１ポートは立下りにのみ応答し、クリア端子（ＣＬＩ
）は立上り立下りの両方に対して応答するので、パワー
オンリセット回路（６）の出力が電源電圧の低下などに
より「ロー」になると、第２のモノマルチバイブレータ
（１１）によりＱ１バー出力が反転し、このＱ１バー出
力が第１のモノマルチバイブレータ（９）のクリア端子
（ＣＬ）に接続しであることから、第７図示におけるパ
ワーオンリセット回路（６）出力が直接にクリア端子（
ＣＬ）に入力されているのと同様に、第１のモノマルチ
バイブレータ（９）のＱ出力としてリセット信号を出力
させるようになっている。

そして、パワーオンリセット回路（６）の出力を第２の
モノマルチバイブレータ（１１）へ入力するやり方とし
ては、上記のように、クリア端子（ＣＬＩ）へ入力する
やり方と、第９図示のように、立下りに対しても応答す
るＡｌポートへアンドゲート（１７）を介して入力する
やり方もある。

すなわち、この第９図示の回路においても、パワーオン
リセット回路（６）から電源電圧の低下などを検出した
出力があれば、それが当該Ａ１ポートへ入力されること
により、第２のモノマルチバイブレータ（１１）のＱ　
ｌ　バー出力が反転して（第１のモノマルチバイブレー
タ（９）のクリア端子入力が切換わって）、Ｑ出力から
はリセット信号が出力される。

以上の説明は、パワーオンリセット回路の出力が電源投
入後「ロー」から「ハイ」に切り替わる場合について述
べたが、逆論理であれば入力ポートＡ及びＢを切り換え
れば同様に動作するし、また出力Ｑ及びＱバーも互いに
逆論理であるので取り出す出力論理も任意に選択できる
と共に、Ａ１にＱを接続する代わりにＡ１を「ロー」　
レベルとし、Ｂ１をＱバーと接続してもよい。

また、上記実施例では、六入力Ｂ入力共シュミットトリ
ガ入力のモノマルチを使用しているが、入力波形の立ち
上がり、立ち下がりが十分早ければシュミットトリガ入
力でなくてもよい。

口発明の効果コ 以上のように、この発明に係るウォッチドッグタイマー
回路を用いれば、時定数回路が別々に毅けられているの
で、システムを立上げるまでの時間（Ｔｏｎ）と、−旦
システムが起動してから、パルス途絶後システム側ヘリ
セット信号を出力するまでの時間（Ｔｗｄｔ）はお互い
に無関係に別々の値に設定することができ、その結果、
後者の時間は、例外的に長くてもよい例えばコードレス
テレホンのような機器において、システム側のソフトウ
ェアをより自由に作ることができる。

すなわち、例えばある一定の短いステップごとにウォッ
チドッグタイマーパルスの発信命令を組込まなくてはな
らないなどのソフトウェア製作上の制約がなくなる。さ
らに、暴走ルーチン中にＷＤＴＰの発信命令が含まれる
危険性を大幅に減らすことができる。

また、第２の発明においては、−旦リセットがかかった
システムの、リセットを解除して再びシステム復帰させ
るまでの時間（ＴｐｗＣも上述の時間（Ｔｏｎ）、（Ｔ
ｗｄｔ）とは全く無関係に、任意の値に設定することが
できる。

したがって、上記時間（Ｔｕｄｔ）を例外的に長く設定
しても、システムの復帰はきわめて短時間に設定するこ
とができる。

【図面の簡単な説明】

第１図は第１の発明に係る実施例のブロック図、第２図
はその信号タイムチャート、第３図はパワーオンリセッ
ト回路の種々の変形例を示す回路図、第４図は第２の発
明に係る実施例の′ 第５図は同信号タイムチャート、第 ２の発明に係る種々の実施例を示す 図は電源投入時の電源電圧とパワーオンリセット回路か
らの出力の変化を示す図、第１１図は従来回路のブロッ
ク図、第１２図はその信号タイムチャートである。 （１）・・・システム、 （２）・・・ウォッチドッグタイマー回路、（６）・・
・パワーオンリセット回路、（７）・・・第１の時定数
回路、 （９）・・・第１のモノマルチバイブレータ、（１０）
・・・第２の時定数回路、 （１１）・・・第２のモノマルチバイブレータ、（１２
）・・・第３の時定数回路。 （ＷＤＴＰ）・・・ウォッチドッグタイマーパルス、（
Ｔｏｎ）（Ｔｗｄｔ）（Ｔｐｗ）＝　・時間。

Claims (2)

【特許請求の範囲】
1. （１）システムからのウォッチドッグタイマーパルスを
   受信してその断を検出し、断検出信号を出力するウォッ
   チドッグタイマー回路であつて、時定数回路を有するパ
   ワーオンリセット回路と、モノマルチバイブレータと、
   該モノマルチバイブレータに接続した第２の時定数回路
   とからなり、モノマルチバイブレータの入力ポートには
   上記ウォッチドッグタイマーパルスと上記パワーオンリ
   セット回路からの出力を入力し、ウォッチドッグタイマ
   ーパルスの入力が途絶えてから上記第２の時定数回路で
   決定される一定時間後にモノマルチバイブレータの出力
   ポートから上記断検出信号を出力させることを特徴とす
   るウォッチドッグタイマー回路。
2. （２）上記断検出信号を第２のモノマルチバイブレータ
   に入力すると共に、この第２のモノマルチバイブレータ
   に第３の時定数回路を接続し、断検出信号が入力されて
   から上記第３の時定数回路で決定される一定時間後に、
   第２のモノマルチバイブレータの出力ポートから第１の
   モノマルチバイブレータへクリア信号を出力させること
   を特徴とするウォッチドッグタイマー回路。