JPH04184630A - ループ制御のネスティング管理機構 - Google Patents
ループ制御のネスティング管理機構Info
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- JPH04184630A JPH04184630A JP2315344A JP31534490A JPH04184630A JP H04184630 A JPH04184630 A JP H04184630A JP 2315344 A JP2315344 A JP 2315344A JP 31534490 A JP31534490 A JP 31534490A JP H04184630 A JPH04184630 A JP H04184630A
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- JP
- Japan
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- loop
- register
- stack
- hardware stack
- instruction
- Prior art date
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- 238000000034 method Methods 0.000 claims description 5
- 230000010365 information processing Effects 0.000 claims description 4
- 238000007726 management method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置における１つ以上の命令の繰り
返し処理（ループ処理）を制御する方式に関し、特に、
ループ処理における情報のセーブリストアといったスタ
ック管理方法に関する。
返し処理（ループ処理）を制御する方式に関し、特に、
ループ処理における情報のセーブリストアといったスタ
ック管理方法に関する。
従来、分岐オーバーヘッドをもたないループ命令は、デ
ィジタル信号処理プロセッサ（ＤＳＰ）の分野に多く用
いられてきた。
ィジタル信号処理プロセッサ（ＤＳＰ）の分野に多く用
いられてきた。
例えば、従来例１として、ＴＩ（テキサス・インストゥ
ルメント）社のＤＳＰ、３２０Ｃ３０はループ命令をも
つ。ただ、３２０Ｃ３０のループ命令はネスティングに
ついては考慮されていない。
ルメント）社のＤＳＰ、３２０Ｃ３０はループ命令をも
つ。ただ、３２０Ｃ３０のループ命令はネスティングに
ついては考慮されていない。
第１のループ実行中に第２のループ命令を実行すると、
第１のループ制御に用いられている変数情報（ループ回
数、ループ先頭アドレスなど）は破壊されてしまう。
第１のループ制御に用いられている変数情報（ループ回
数、ループ先頭アドレスなど）は破壊されてしまう。
また、従来例２として、Ｍｏｔｏｒｏｌａ社のＤＳＰシ
リーズである、ＤＳＰ５６００１やＤＳＰ ９６００２
には、ネスティング可能な仕様のループ命令が備えられ
ている。この命令では、上述のループ回数や、ループ先
頭アドレスなどの情報は、ループ命令の実行に伴い、当
該レジスタに設定されるとともに、それ以前に設定され
ていたレジスタ値を、別途準備されているハードウェア
スタックにセーブすることになる。
リーズである、ＤＳＰ５６００１やＤＳＰ ９６００２
には、ネスティング可能な仕様のループ命令が備えられ
ている。この命令では、上述のループ回数や、ループ先
頭アドレスなどの情報は、ループ命令の実行に伴い、当
該レジスタに設定されるとともに、それ以前に設定され
ていたレジスタ値を、別途準備されているハードウェア
スタックにセーブすることになる。
特に、画像信号処理における矩形領域処理をアクセスす
る場合など、２次元にわたる処理をループ命令で記述す
る場合、ループ命令のネスティングができることが望ま
しい。
る場合など、２次元にわたる処理をループ命令で記述す
る場合、ループ命令のネスティングができることが望ま
しい。
ここで、上述の従来例に基づいた一般的なループ命令の
動作を、図面を用いて詳細に説明する。
動作を、図面を用いて詳細に説明する。
第４図は、ループ命令を用いたプログラム例である。ル
ープ命令では、そのオペランドとして、ループ回数およ
びループ終了アドレスが指定されている。ループ開始ア
ドレスについては、ループ命令のすぐ次の命令アドレス
であるため、命令に明示的に記述される必要はない。
ープ命令では、そのオペランドとして、ループ回数およ
びループ終了アドレスが指定されている。ループ開始ア
ドレスについては、ループ命令のすぐ次の命令アドレス
であるため、命令に明示的に記述される必要はない。
第３図は、従来のループ制御のネスティング管理機構を
示すブロック図である。第３図において、１０１ニブロ
グラムカウンタ、１０２：ルーブ力ウンタレジスタ、１
０３：ループ終了アドレスレジスタ、１０４：ループ開
始アドレスレジスタ、１０５：デクリメンタ、１０６：
ゼロ検出器、１０７：一致検出器、１０８ニハードウエ
ア・スタック、１０９ニハードウエア・スタック・ポイ
ンタ、１１０：インクリメンタ／デクリメンタ、１２０
：プログラムカウンタバス、 を、各々表わす。
示すブロック図である。第３図において、１０１ニブロ
グラムカウンタ、１０２：ルーブ力ウンタレジスタ、１
０３：ループ終了アドレスレジスタ、１０４：ループ開
始アドレスレジスタ、１０５：デクリメンタ、１０６：
ゼロ検出器、１０７：一致検出器、１０８ニハードウエ
ア・スタック、１０９ニハードウエア・スタック・ポイ
ンタ、１１０：インクリメンタ／デクリメンタ、１２０
：プログラムカウンタバス、 を、各々表わす。
ループ命令が実行されると、第４図に基づいて説明した
ように、ループカウンタレジスタ１０２゜ループ終了ア
ドレスレジスタ１０３、およびループ開始アドレスレジ
スタ１０４が設定される。
ように、ループカウンタレジスタ１０２゜ループ終了ア
ドレスレジスタ１０３、およびループ開始アドレスレジ
スタ１０４が設定される。
ループ内部の命令群を逐次実行し、プログラムカウンタ
１０１がループ終了アドレスの直前に至ると、−数比較
器１０７によって、ループ先頭分岐フラグが設定され、
次の命令を実行せず、ループの先頭にジャンプする。
１０１がループ終了アドレスの直前に至ると、−数比較
器１０７によって、ループ先頭分岐フラグが設定され、
次の命令を実行せず、ループの先頭にジャンプする。
ループの先頭へのジャンプは、ループ開始アドレス１０
４の値をプログラムカウンタ１０１に転送することで行
なわれる。
４の値をプログラムカウンタ１０１に転送することで行
なわれる。
このようなジャンプは、ループ回数だけ繰り返される。
ループカウンタレジスタ１０２に設定された値は、ジャ
ンプが発生する度に、デクリメンタ１０５によって１ず
つ減じられていく。最終的にループカウンタレジスタ１
０２の値がＯになったことがゼロ検出器１０６によって
検出される（これはループ終了フラグによる）と、ジャ
ンプは発生せず、ループを抜けることになる。
ンプが発生する度に、デクリメンタ１０５によって１ず
つ減じられていく。最終的にループカウンタレジスタ１
０２の値がＯになったことがゼロ検出器１０６によって
検出される（これはループ終了フラグによる）と、ジャ
ンプは発生せず、ループを抜けることになる。
このように、３つのレジスタ１０２，１０３゜１０４の
内容は、ループ実行時の基本的な状態を保持するもので
ある。もし、ループがネスティングする場合には、これ
らの情報をセーブ・リストアすることになる。
内容は、ループ実行時の基本的な状態を保持するもので
ある。もし、ループがネスティングする場合には、これ
らの情報をセーブ・リストアすることになる。
従来のＤＳＰにおいては、このセーブ・リストアを、ハ
ードウェアスタック１０８を別途膜はレジスタ１０２，
１０３，１０４と、ハードウェアスタック１０８との間
でのデータ転送を行なうことで行なってきた。つまり、
ループ命令が実行されると、それ以前のレジスタ１０２
，１０３゜１０４の内容がハードウェアスタック１０８
にブツシュされ、ループ終了条件が確定し、ループから
抜けると、ハードウェアスタック１０８の内容がレジス
タ１０２，１０３，１０４にポツプされるのである。
ードウェアスタック１０８を別途膜はレジスタ１０２，
１０３，１０４と、ハードウェアスタック１０８との間
でのデータ転送を行なうことで行なってきた。つまり、
ループ命令が実行されると、それ以前のレジスタ１０２
，１０３゜１０４の内容がハードウェアスタック１０８
にブツシュされ、ループ終了条件が確定し、ループから
抜けると、ハードウェアスタック１０８の内容がレジス
タ１０２，１０３，１０４にポツプされるのである。
通常、ＤＳＰの命令実行のスループットは１クロツク１
命令が原則である。
命令が原則である。
ループ開始時点では、ループ命令自体を複数クロックで
実行させる制御が可能であり、問題はおこらない。しか
し、ループの終了条件が成立するときはループ終了命令
が存在しないわけであり、しかも、ハードウェアスタッ
ク１０８の内容がレジスタ１０２，１０３，１０４にポ
ツプされるが、これは１クロツクでは実行できない。よ
って、その転送サイクル期間中には、複数の命令が実行
されることになる。
実行させる制御が可能であり、問題はおこらない。しか
し、ループの終了条件が成立するときはループ終了命令
が存在しないわけであり、しかも、ハードウェアスタッ
ク１０８の内容がレジスタ１０２，１０３，１０４にポ
ツプされるが、これは１クロツクでは実行できない。よ
って、その転送サイクル期間中には、複数の命令が実行
されることになる。
一般に、ハードウェアスタック１０８は、ループ処理以
外、例えばサブルーチン呼出しや、割込み・例外処理に
おける状態保存・復帰にも用いられる。よって、この期
間中には、ハードウェアスタックを使用する命令（つま
り、サブルーチン呼出し命令、復帰命令、ループ命令）
は書けないし、続けてループの終了が発生することも許
されない。
外、例えばサブルーチン呼出しや、割込み・例外処理に
おける状態保存・復帰にも用いられる。よって、この期
間中には、ハードウェアスタックを使用する命令（つま
り、サブルーチン呼出し命令、復帰命令、ループ命令）
は書けないし、続けてループの終了が発生することも許
されない。
これは、プログラムを記述するうえで大きな制約になる
。さらに、この期間中にハードウェア・スタックのアン
ダーフロラが発生する可能性もあり、この例外制御を行
なうハードウェア論理を余分に必要とする。
。さらに、この期間中にハードウェア・スタックのアン
ダーフロラが発生する可能性もあり、この例外制御を行
なうハードウェア論理を余分に必要とする。
このように、ループ命令で１つのハードウェアスタック
を使用して状態保存することは、状態復帰時に、余計な
タイミングを生じ、プログラミング上の制約や、例外処
理用制御論理の追加を余儀なくされるという欠点を有し
ている。
を使用して状態保存することは、状態復帰時に、余計な
タイミングを生じ、プログラミング上の制約や、例外処
理用制御論理の追加を余儀なくされるという欠点を有し
ている。
本発明のループ制御のネスティング管理機構は、条件分
岐命令を介在することなく、命令を繰り返し実行させる
ことのできる情報処理装置のループ制御のネスティング
管理機構であって、前記ループ制御のため、少なくとも
ループ回数レジスタとループ開始アドレスレジスタとを
有し、ループネスティングの際に前記各レジスタの内容
を先入れ後出し方式（Ｆ Ｉ ＬＯ方式）で管理するた
めのハードウェアスタックを、前記各レジスタ毎に独立
して有することを特徴とする。
岐命令を介在することなく、命令を繰り返し実行させる
ことのできる情報処理装置のループ制御のネスティング
管理機構であって、前記ループ制御のため、少なくとも
ループ回数レジスタとループ開始アドレスレジスタとを
有し、ループネスティングの際に前記各レジスタの内容
を先入れ後出し方式（Ｆ Ｉ ＬＯ方式）で管理するた
めのハードウェアスタックを、前記各レジスタ毎に独立
して有することを特徴とする。
さらに、本発明のループ制御のネスティング管理機構は
、ループ終了アドレスレジスタを有し、Ｈ記ハードウェ
アスタックが前記ループ終了アドレスレジスタに付加さ
れているように構成することができる。
、ループ終了アドレスレジスタを有し、Ｈ記ハードウェ
アスタックが前記ループ終了アドレスレジスタに付加さ
れているように構成することができる。
また、本発明のループ制御のネスティング管理機構は、
ループ終了オフセットレジスタを有し、１ｍ記ハードウ
ェアスタックが前記ループ終了オフセットレジスタに付
加されているように構成することができる。
ループ終了オフセットレジスタを有し、１ｍ記ハードウ
ェアスタックが前記ループ終了オフセットレジスタに付
加されているように構成することができる。
次に、本発明の実施例を図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。第１
図において、１０１はプログラムカウンタ、１０２はル
ープカウンタレジスタ、１０３はループ終了アドレスレ
ジスタ、１０４はループ開始アドレスレジスタ、１０５
はデクリメンタ、１０６はゼロ検出器、１０７は一致検
出器、１０８はハードウェア・スタック、１０９はハー
ドウェア・スタック・ポインタ、１１０はインクリメン
タ／デクリメンタ、１２０はプログラムカウンタバス、
１３０はハードウェア・スタックを、各々表わす。従来
例である第３図と第１図との相違点は、ハードウェアス
タック１３０が追加されている点である。
図において、１０１はプログラムカウンタ、１０２はル
ープカウンタレジスタ、１０３はループ終了アドレスレ
ジスタ、１０４はループ開始アドレスレジスタ、１０５
はデクリメンタ、１０６はゼロ検出器、１０７は一致検
出器、１０８はハードウェア・スタック、１０９はハー
ドウェア・スタック・ポインタ、１１０はインクリメン
タ／デクリメンタ、１２０はプログラムカウンタバス、
１３０はハードウェア・スタックを、各々表わす。従来
例である第３図と第１図との相違点は、ハードウェアス
タック１３０が追加されている点である。
ループ命令が実行されると、ループカウンタレジスタ１
０２．ループ終了アドレスレジスタ１０３、およびルー
プ開始アドレスレジスタ１０４が設定される。ループ内
部の命令群を逐次実行し、プログラムカウンタ１０１が
ループ終了アドレスの直前に至ると、−数比較器１０７
によって、ループ先頭分岐フラグが設定され、次の命令
を実行せず、ループの先頭にジャンプする。ループの先
頭へのジャンプは、ループ開始アドレス１０４の値をプ
ログラムカウンタ１０１に転送することで行なわれる。
０２．ループ終了アドレスレジスタ１０３、およびルー
プ開始アドレスレジスタ１０４が設定される。ループ内
部の命令群を逐次実行し、プログラムカウンタ１０１が
ループ終了アドレスの直前に至ると、−数比較器１０７
によって、ループ先頭分岐フラグが設定され、次の命令
を実行せず、ループの先頭にジャンプする。ループの先
頭へのジャンプは、ループ開始アドレス１０４の値をプ
ログラムカウンタ１０１に転送することで行なわれる。
このようなジャンプは、ループ回数だけ繰り返される。
ループカウンタレジスタ１０２に設定された値は、ジャ
ンプが発生する度に、デクリメンタ１０５によって１ず
つ減じられていく。最終的にループカウンタレジスタ１
０２の値が０になったことがゼロ検出器１０６によって
検圧される（これはループ終了フラグによる）と、ジャ
ンプは発生せず、ループを抜けることになる。
ンプが発生する度に、デクリメンタ１０５によって１ず
つ減じられていく。最終的にループカウンタレジスタ１
０２の値が０になったことがゼロ検出器１０６によって
検圧される（これはループ終了フラグによる）と、ジャ
ンプは発生せず、ループを抜けることになる。
このように、３つのレジスタ１０２，１０３゜１０４の
内容は、ループ実行時の基本的な状態を保持するもので
ある。もし、ループがネスティングする場合には、これ
らの情報をセーブ・リストアすることになる。
内容は、ループ実行時の基本的な状態を保持するもので
ある。もし、ループがネスティングする場合には、これ
らの情報をセーブ・リストアすることになる。
このセーブ・リストアは、レジスタ１０２゜１０３．１
０４に対して１つずつ設けられたハードウェアスタック
１３０との間でのデータ転送で行なわれる。つまり、ル
ープ命令が実行されると、それ以前のレジスタ１０２，
１０３，１０４の内容が対応するハードウェアスタック
１３０にプッシュされ、ループ終了条件が確定し、ルー
プから抜けると、各ハードウェアスタック１３０の内容
がレジスタ１０２，１０３，１０４にポツプされるので
ある。
０４に対して１つずつ設けられたハードウェアスタック
１３０との間でのデータ転送で行なわれる。つまり、ル
ープ命令が実行されると、それ以前のレジスタ１０２，
１０３，１０４の内容が対応するハードウェアスタック
１３０にプッシュされ、ループ終了条件が確定し、ルー
プから抜けると、各ハードウェアスタック１３０の内容
がレジスタ１０２，１０３，１０４にポツプされるので
ある。
これらの転送は、第３図に示された従来例と異なり、プ
ログラムバス１２０を経由しないため、同時に実行する
ことが可能である。特に、ループの終了条件が成立する
ときのハードウェアスタック１３０のポツプは１クロツ
クで実行できる。
ログラムバス１２０を経由しないため、同時に実行する
ことが可能である。特に、ループの終了条件が成立する
ときのハードウェアスタック１３０のポツプは１クロツ
クで実行できる。
一般に、ハードウェアスタック１０８は、ループ処理以
外、例えばサブルーチン呼出しや、割込み・例外処理に
おける状態保存・復帰にも用いられる。しかし、ループ
処理用のハードウェアスタック１３０はそれとは分離さ
れているために、この期間中に、ハードウェアスタック
１０８を使用する命令（つまり、サブルーチン呼圧し命
令。
外、例えばサブルーチン呼出しや、割込み・例外処理に
おける状態保存・復帰にも用いられる。しかし、ループ
処理用のハードウェアスタック１３０はそれとは分離さ
れているために、この期間中に、ハードウェアスタック
１０８を使用する命令（つまり、サブルーチン呼圧し命
令。
復帰命令、ループ命令）がオーバラップしても不都合は
生じない。また、ループの終了は１クロツクで実行でき
るため、連続したループの終了が発生することも許され
る。つまり、プログラムを記述するうえでの制約は、ル
ープの終了に関する限り存在しない。
生じない。また、ループの終了は１クロツクで実行でき
るため、連続したループの終了が発生することも許され
る。つまり、プログラムを記述するうえでの制約は、ル
ープの終了に関する限り存在しない。
ループ命令のハードウェア・スタック１３０のオーパフ
ロウが発生する可能性があるため、ループネスティング
の上限を設定する必要があるが、これは、上述のプログ
ラミングの制約に比べてはるかに小さなものである。
ロウが発生する可能性があるため、ループネスティング
の上限を設定する必要があるが、これは、上述のプログ
ラミングの制約に比べてはるかに小さなものである。
次に、本発明の第２実施例を図面を参照して説明する。
第２図は、本発明の実施例２のブロック図である。
第１図と第２図との相違点は、ループ終了アドレスレジ
スタ１０３０代りに、ループ終了オフセットレジスタ１
１１が置かれている点、および、それを受けて、レジス
タ１０４の内容であるループ開始アドレスと、レジスタ
１１１の内容とを加算してループ終了アドレスを計算す
るための加算器１１２が追加されている点である。
スタ１０３０代りに、ループ終了オフセットレジスタ１
１１が置かれている点、および、それを受けて、レジス
タ１０４の内容であるループ開始アドレスと、レジスタ
１１１の内容とを加算してループ終了アドレスを計算す
るための加算器１１２が追加されている点である。
命令によるループ終了アドレス指定は、絶対番地である
より、プログラムカウンタ相対番地であるほうが、リロ
ケータブルな命令コードを生成できる点で都合がよい。
より、プログラムカウンタ相対番地であるほうが、リロ
ケータブルな命令コードを生成できる点で都合がよい。
この実施例２は、そのような場合であっても、本発明が
適用できることを示している。
適用できることを示している。
このように、本発明を用いれば、ループ命令で１つのハ
ードウェアスタックを使用して状態保存する場合に比べ
て、状態復帰時に、余計なノ・−ドウエアスタックアク
セスのタイミングを生じないこと、およびハードウェア
スタックの競合を生じないことにより、プログラミング
上の制約や、ハードウェア設計時の余分な例外処理制御
を省くことが可能になりその効果は大きい。
ードウェアスタックを使用して状態保存する場合に比べ
て、状態復帰時に、余計なノ・−ドウエアスタックアク
セスのタイミングを生じないこと、およびハードウェア
スタックの競合を生じないことにより、プログラミング
上の制約や、ハードウェア設計時の余分な例外処理制御
を省くことが可能になりその効果は大きい。
第１図は、本発明の実施例のブ四ツク図である。
第１図において、
１０１・・・・・・プログラムカウンタ、１０２・・・
・・・ループカウンタレジスタ、１０３・・・・・・ル
ープ終了アドレスレジスタ、１０４・・・・・・ループ
開始アドレスレジスタ、１０５・・・・・・デクリメン
タ、１０６・・・・・・ゼロ検出器、１０７・・・・・
・一致検出器、１０８・・・・・・ハードウェア・スタ
ック、１０９・・・・・・ハードウェア・スタック・ポ
インタ、１１０・・・・・・インクリメンタ／デクリメ
ンタ、１２０・・・・・・プログラムカウンタバフ、１
３０・・・・・・ハードウェア・スタックを、各々表わ
す。 第２図は、本発明の実施例２のブロック図である。 第２図において、 １１１・・・・・・ループ終了オフセットレジスタ、１
１２・・・・・・加算器 を、各々表わす。 第３図は、従来のループ制御のネスティング管理機構を
示すブロック図である。 第３図において、 １０１・・・・・・プログラムカウンタ、１０２・・・
・・・ループカウンタレジスタ、１０３・・・・・・ル
ープ終了アドレスレジスタ、１０４・・・・・・ループ
關始アドレスレジスタ、１０５・・・・・・デクリメン
タ、１０６・・・・・・ゼロ検出器、１０７・・・・・
・一致検出器、１０８・・・・・・ハードウェア・スタ
ック、１０９・・・・・・ハードウェア・スタック・ポ
インタ、１１０・・・・・・インクリメンタ／デクリメ
ンタ、１２０・・・・・・プログラムカウンタバス を、各々表わす。 第４図は、ループ命令を用いたプルグラム例である。 代理人 弁理士 内 原 音
・・・ループカウンタレジスタ、１０３・・・・・・ル
ープ終了アドレスレジスタ、１０４・・・・・・ループ
開始アドレスレジスタ、１０５・・・・・・デクリメン
タ、１０６・・・・・・ゼロ検出器、１０７・・・・・
・一致検出器、１０８・・・・・・ハードウェア・スタ
ック、１０９・・・・・・ハードウェア・スタック・ポ
インタ、１１０・・・・・・インクリメンタ／デクリメ
ンタ、１２０・・・・・・プログラムカウンタバフ、１
３０・・・・・・ハードウェア・スタックを、各々表わ
す。 第２図は、本発明の実施例２のブロック図である。 第２図において、 １１１・・・・・・ループ終了オフセットレジスタ、１
１２・・・・・・加算器 を、各々表わす。 第３図は、従来のループ制御のネスティング管理機構を
示すブロック図である。 第３図において、 １０１・・・・・・プログラムカウンタ、１０２・・・
・・・ループカウンタレジスタ、１０３・・・・・・ル
ープ終了アドレスレジスタ、１０４・・・・・・ループ
關始アドレスレジスタ、１０５・・・・・・デクリメン
タ、１０６・・・・・・ゼロ検出器、１０７・・・・・
・一致検出器、１０８・・・・・・ハードウェア・スタ
ック、１０９・・・・・・ハードウェア・スタック・ポ
インタ、１１０・・・・・・インクリメンタ／デクリメ
ンタ、１２０・・・・・・プログラムカウンタバス を、各々表わす。 第４図は、ループ命令を用いたプルグラム例である。 代理人 弁理士 内 原 音
Claims (1)
- 【特許請求の範囲】 １、条件分岐命令を介在することなく命令群を繰り返し
実行させることのできる情報処理装置のループ制御のネ
スティング管理機構であって、前記ループ制御のため、
少なくともループカウンタレジスタとループ開始アドレ
スレジスタとを有し、ループネスティングの際に前記各
レジスタの内容を先入れ後出し方式（ＦＩＬＯ方式）で
管理するためのハードウェアスタックを、前記各レジス
タ毎に独立して有することを特徴とするループ制御のネ
スティング管理機構。 ２、特許請求の範囲第１項記載のループ制御のネスティ
ング管理機構であって、ループ終了アドレスレジスタを
有し、前記ハードウェアスタックが前記ループ終了アド
レスレジスタに付加されていることを特徴とするループ
制御のネスティング管理機構。 ３、特許請求の範囲第１項記載のループ制御のネスティ
ング管理機構であって、ループ終了オフセットレジスタ
を有し、前記ハードウェアスタックが前記ループ終了オ
フセットレジスタに付加されていることを特徴とするル
ープ制御のネスティング管理機構。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02315344A JP3102027B2 (ja) | 1990-11-20 | 1990-11-20 | ループ制御のネスティング管理機構 |
| US07/796,261 US5375238A (en) | 1990-11-20 | 1991-11-20 | Nesting management mechanism for use in loop control system |
| DE69130852T DE69130852T2 (de) | 1990-11-20 | 1991-11-21 | Verarbeitungsmechanismus zur Verschachtelung in einem Schleifensteuersystem |
| EP91119872A EP0487082B1 (en) | 1990-11-20 | 1991-11-21 | Nesting management mechanism for use in loop control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02315344A JP3102027B2 (ja) | 1990-11-20 | 1990-11-20 | ループ制御のネスティング管理機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04184630A true JPH04184630A (ja) | 1992-07-01 |
| JP3102027B2 JP3102027B2 (ja) | 2000-10-23 |
Family
ID=18064283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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