JPH0418461B2 - - Google Patents
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特に
バイポーラ型半導体集積回路装置におけるベース
の電極引出部の形成方法の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and more particularly to an improvement in a method for forming an electrode extension portion of a base in a bipolar semiconductor integrated circuit device.
［従来の技術］
一般にバイポーラ型半導体集積回路装置におけ
るトランジスタは、pn接合分離、選択酸化技術
を用いた酸化膜分離、または３重拡散を用いる方
法などによつて電気的に独立した島内に形成され
る。ここでは酸化膜分離法によつてnpnトランジ
スタを形成する方法について述べる。もちろん、
これ以外の上記各種分離法を用いる場合、さらに
はpnpトランジスタについても適用できるもので
ある。[Prior Art] Generally, transistors in bipolar semiconductor integrated circuit devices are formed in electrically independent islands by pn junction isolation, oxide film isolation using selective oxidation technology, or triple diffusion. Ru. Here, a method for forming an npn transistor using an oxide film separation method will be described. of course,
When using the above-mentioned various separation methods other than this, it can also be applied to pnp transistors.
第５Ａ図ないし第５Ｅ図は、従来の製造方法に
よる主要工程段階における半導体装置の断面構造
図である。以下第５Ａ図〜第５Ｅ図を参照して従
来の製造方法について簡単に説明する。 FIGS. 5A to 5E are cross-sectional structural views of a semiconductor device at major process steps according to a conventional manufacturing method. The conventional manufacturing method will be briefly described below with reference to FIGS. 5A to 5E.
第５Ａ図において、低不純物濃度のｐ型（p-
型）シリコン基板１にコレクタ埋込層となる高不
純物濃度のｎ型（n+型）層２が選択的に形成さ
れる。次にシリコン基板１およびn+型層２の上
にn-型エピタキシヤル層３が形成される。 In FIG. 5A, p-type (p -
(type) An n-type (n + -type) layer 2 with a high impurity concentration, which becomes a collector buried layer, is selectively formed on a silicon substrate 1. Next, an n − type epitaxial layer 3 is formed on the silicon substrate 1 and the n + type layer 2 .
第５Ｂ図において、下敷酸化物１０１および窒
化膜２０１がn-層３上の所定の領域に形成され
る。窒化膜２０１をマスクとしてチヤンネルカツ
ト用のｐ型層４が形成され、次にｐ型層４のアニ
ールと同時に、窒化膜２０１をマスクとして厚い
分離酸化膜１０２が選択酸化により形成される。 In FIG. 5B, underlying oxide 101 and nitride film 201 are formed in predetermined regions on n - layer 3. In FIG. A p-type layer 4 for channel cutting is formed using the nitride film 201 as a mask, and then, simultaneously with annealing of the p-type layer 4, a thick isolation oxide film 102 is formed by selective oxidation using the nitride film 201 as a mask.
第５Ｃ図において、まず選択酸化用のマスクと
して用いた窒化膜２０１が下敷酸化膜１０１とと
もに除去される。次に、改めてイオン注入保護用
の酸化膜１０３が形成され、フオトレジスト膜
（この段階でのフオトレジスト膜は図示せず）を
マスクとして、外部ベース層となるp+型層５が
形成される。さらに、上記フオトレジスト膜を除
去し、あらためてフオトレジスト膜３０１を所定
の形状に形成し、これをマスクとして活性ベース
層となるｐ型層６がイオン注入法により形成され
る。 In FIG. 5C, first, the nitride film 201 used as a mask for selective oxidation is removed together with the underlying oxide film 101. Next, an oxide film 103 for protecting ion implantation is formed again, and a p + type layer 5, which will become an external base layer, is formed using a photoresist film (the photoresist film at this stage is not shown) as a mask. . Further, the photoresist film 301 is removed and a photoresist film 301 is formed again in a predetermined shape, and using this as a mask, a p-type layer 6 that will become an active base layer is formed by ion implantation.
第５Ｄ図において、フオトレジスト膜３０１が
除去され、次に一般にリンガラス（PSG）であ
るパツシベーシヨン膜４０１が被着される。ベー
スイオン注入層５，６のアニールとPSG膜４０
１の焼きしめとを兼ねた熱処理を行なつて、中間
段階の外部ベース層５１および活性ベース層６１
が形成される。次に、PSG膜４０１の予め定め
られた領域にエミツタ電極用コンタクト孔７０お
よびコレクタ電極用コンタクト孔８０が形成さ
れ、このコンタクト孔７０，８０を介してイオン
注入法によりエミツタ層となるべきn+型層７お
よびコレクタ電極取出層となるべきn+型層８が
形成される。 In FIG. 5D, photoresist film 301 is removed and then passivation film 401, typically phosphor glass (PSG), is deposited. Annealing of base ion implantation layers 5 and 6 and PSG film 40
The intermediate stage external base layer 51 and active base layer 61 are formed by performing heat treatment which also serves as baking and tightening in step 1.
is formed. Next, an emitter electrode contact hole 70 and a collector electrode contact hole 80 are formed in a predetermined region of the PSG film 401, and ions are implanted through the contact holes 70 and 80 to form the n + emitter layer. A mold layer 7 and an n + type layer 8 to serve as a collector electrode extraction layer are formed.
第５Ｅ図において、各イオン注入層をアニール
して、外部ベース層５２および活性ベース層６２
が完成され、かつエミツタ層７１およびコレクタ
電極取出層８１が形成される。各開孔５０，７０
および８０に電極の突抜け防止（たとえばAlと
Siとの反応の防止）用の金属シリサイド膜５０１
が形成される。この金属シリサイド膜５０１に
は、白金シリサイド（Pt−Si）、パラジウムシリ
サイド（Pd−Si）などが用いられる。金属シリ
サイド膜５０１上にアルミニウム（Al）のよう
な抵抵抗金属を用いてベース電極配線９、エミツ
タ電極配線１０およびコレクタ電極配線１１が形
成される。 In FIG. 5E, each ion implanted layer is annealed to form an external base layer 52 and an active base layer 62.
is completed, and the emitter layer 71 and collector electrode extraction layer 81 are formed. Each opening 50, 70
and 80 to prevent electrode penetration (for example, with Al and
Metal silicide film 501 for prevention of reaction with Si
is formed. For this metal silicide film 501, platinum silicide (Pt-Si), palladium silicide (Pd-Si), or the like is used. A base electrode wiring 9, an emitter electrode wiring 10, and a collector electrode wiring 11 are formed on the metal silicide film 501 using a resistive metal such as aluminum (Al).
［発明が解決しようとする問題点］
ところで、トランジスタの周波数特性はベース
−コレクタ容量およびベース抵抗などに依存す
る。したがつて、トランジスタの周波数特性の向
上を図るには、これらを小さくする必要がある。
上述の従来の構造におけるp+型外部ベース層５
２はベース抵抗を低下させるために設けられてい
る。しかし、この外部ベース層５２はベース−コ
レクタ容量を増大させるという欠点がある。[Problems to be Solved by the Invention] Incidentally, the frequency characteristics of a transistor depend on base-collector capacitance, base resistance, and the like. Therefore, in order to improve the frequency characteristics of the transistor, it is necessary to reduce these.
p + type external base layer 5 in the above conventional structure
2 is provided to lower the base resistance. However, this external base layer 52 has the disadvantage of increasing base-collector capacitance.
第６図は従来の方法で製造されたトランジスタ
の平面パターン図である。ベース抵抗は第６図に
示されるエミツタ層７１とベース電極取出用開孔
５０との距離D1に依存する。従来の装置におい
ては、ベース電極配線９とエミツタ電極配線１０
との間隔と電極配線９，１０のそれぞれの開孔５
０，７０からのはみ出し分との合計距離となつて
いる。したがつて、フオトエツチングの精度を向
上して電極配線間隔を小さくしても、上述のはみ
出し分はどうしても残る。また、第６図に示され
るエミツタ層７１と分離酸化膜境界Ａとの間のベ
ース領域は非活性領域であり、ベース−コレクタ
容量を増大させる。この非活性領域をなくすため
に、エミツタ層７１が分離酸化膜に接するウオー
ルド・エミツタ構造とする方法がある。しかしこ
の方法においても種々の欠点が生じる。 FIG. 6 is a plan pattern diagram of a transistor manufactured by a conventional method. The base resistance depends on the distance D1 between the emitter layer 71 and the base electrode extraction hole 50 shown in FIG. In the conventional device, the base electrode wiring 9 and the emitter electrode wiring 10
and the respective openings 5 of the electrode wirings 9 and 10.
This is the total distance including the protrusion from 0.70. Therefore, even if the accuracy of photoetching is improved and the electrode wiring spacing is reduced, the above-mentioned protrusion will inevitably remain. Further, the base region between the emitter layer 71 and the isolation oxide film boundary A shown in FIG. 6 is an inactive region, increasing the base-collector capacitance. In order to eliminate this inactive region, there is a method of forming a wall emitter structure in which the emitter layer 71 is in contact with the isolation oxide film. However, this method also has various drawbacks.
第７Ａ図ないし第７Ｃ図は、第６図のＸ−Ｘ線
における断面の一部を示す図である。以下、第７
Ａ図〜第７Ｃ図を参照して従来のウオルド・エミ
ツタ構造の問題点について説明する。 7A to 7C are views showing a part of the cross section taken along the line XX in FIG. 6. FIG. Below, the seventh
Problems with the conventional wall emitter structure will be explained with reference to FIGS. A to 7C.
第７Ａ図はベース形成のためにフオトレジスト
膜３０１をマスクとして、ｐ型不純物であるボロ
ンを注入した状態を示す。次に、コンタクトホー
ルを形成するためにエミツタ領域７上の酸化膜１
０３を除去する必要がある。しかし、このウオー
ルド・エミツタ構造においては、第７Ｂ図に示さ
れるように、分離酸化膜１０２の境界Ａが酸化膜
除去時にオーバエツチングされ、エミツタ領域が
第７Ｃ図にＢで示されるように深くなる。この結
果、電流増幅率の制御性の低下、さらには第７Ｃ
図に示される部分Ｂのところでエミツタ−コレク
タ間のシヨートが生ずる危険性が大きい。 FIG. 7A shows a state in which boron, which is a p-type impurity, is implanted using the photoresist film 301 as a mask to form a base. Next, an oxide film 1 on the emitter region 7 is formed to form a contact hole.
03 needs to be removed. However, in this wall emitter structure, as shown in FIG. 7B, the boundary A of the isolation oxide film 102 is overetched when the oxide film is removed, and the emitter region becomes deeper as shown by B in FIG. 7C. . As a result, the controllability of the current amplification factor deteriorates, and furthermore, the
There is a great risk that an emitter-collector shoot will occur at part B shown in the figure.
さらに、ベース抵抗を減少させる方法として、
第８図に示されるようなダブル・ベース構造とす
ることが多々ある。しかし従来方法においては、
ベース電極取出などでベース領域が増大し、かえ
つてベース−コレクタ容量の増大を招くという欠
点がある。 Additionally, as a way to reduce base resistance,
A double base structure as shown in FIG. 8 is often used. However, in the conventional method,
The disadvantage is that the base area increases due to the extraction of the base electrode, which in turn causes an increase in base-collector capacitance.
それゆえ、この発明の目的は上述の欠点を除去
し、ベース抵抗およびベース−コレクタ容量を低
下させ、周波数特性の良好な半導体装置を得るこ
とが可能な半導体装置の製造方法を提供すること
である。 Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device that can eliminate the above-mentioned drawbacks, reduce base resistance and base-collector capacitance, and obtain a semiconductor device with good frequency characteristics. .
［問題点を解決するための手段］
この発明における半導体装置の製造方法は、エ
ミツタ領域となる半導体基板領域上にエミツタ領
域形成用の不純物拡散源を有するポリシリコン膜
（単結晶シリコン膜または非結晶シリコン膜でも
よい）を形成し、ベース領域を一部このポリシリ
コン膜を介してイオン注入して形成し、次にこの
ポリシリコン膜を用いてエミツタ領域を自己整合
的にベース領域内に形成する。さらに、自己整合
的にエミツタ領域上のシリコン膜とベース電極取
出領域との間に絶縁膜を形成してベース−エミツ
タ電極間を絶縁し、さらに自己整合的にベース電
極取出領域を形成する。[Means for Solving the Problems] A method for manufacturing a semiconductor device according to the present invention includes a polysilicon film (single-crystal silicon film or amorphous silicon film) having an impurity diffusion source for forming an emitter region on a semiconductor substrate region that becomes an emitter region. A base region is formed by partially implanting ions through this polysilicon film (which may also be a silicon film), and then an emitter region is formed in the base region in a self-aligned manner using this polysilicon film. . Furthermore, an insulating film is formed in a self-aligned manner between the silicon film on the emitter region and the base electrode lead-out region to insulate the base-emitter electrode, and furthermore, the base electrode lead-out region is formed in a self-aligned manner.
［作用］
自己整合的にベース領域内にエミツタ領域を形
成しているので、エミツタ領域拡散源となり、か
つ金属電極に接続されるシリコン膜のパターニン
グマスクによつて自己整合的にエミツタ−シリコ
ン膜周辺に最小のベース電極取出領域が形成され
る。[Function] Since the emitter region is formed in the base region in a self-aligned manner, the emitter region becomes a diffusion source and is connected to the metal electrode. The smallest base electrode extraction area is formed.
また、エミツタ領域上のシリコン膜とベース領
域上の金属配線との間には絶縁膜が介在するだけ
であるので、エミツタ−ベース間隔はほぼこの絶
縁膜の膜厚となり小さくなる。 Further, since only an insulating film is interposed between the silicon film on the emitter region and the metal wiring on the base region, the emitter-base distance becomes small due to approximately the thickness of this insulating film.
さらに、不純物拡散源となるシリコン膜からの
不純物をエミツタ領域となるべき領域に拡散して
エミツタ領域を形成しているので、エミツタ領域
形成時のイオン注入用にコンタクト孔を形成する
必要がない。したがつて、エミツタ領域上の酸化
膜を除去する必要がなく、分離酸化膜境界でのオ
ーバーエツチングは生じることはないので、エミ
ツタ領域とベース領域とがほぼ平行な状態で分離
領域に接するようになる。 Furthermore, since the emitter region is formed by diffusing impurities from the silicon film serving as an impurity diffusion source into the region to become the emitter region, there is no need to form a contact hole for ion implantation when forming the emitter region. Therefore, there is no need to remove the oxide film on the emitter region, and over-etching at the boundary of the isolation oxide film does not occur. Become.
［発明の実施例］
第１Ａ図ないし第１Ｊ図はこの発明の一実施例
による半導体装置の製造方法の主要工程段階にお
ける断面図である。以下、第１Ａ図ないし第１Ｊ
図を参照してこの発明の一実施例である半導体装
置の製造方法について説明する。[Embodiments of the Invention] FIGS. 1A to 1J are cross-sectional views at main process steps of a method for manufacturing a semiconductor device according to an embodiment of the present invention. Below, Figures 1A to 1J
A method of manufacturing a semiconductor device, which is an embodiment of the present invention, will be described with reference to the drawings.
第１Ａ図を参照する。p-型シリコン基板１の
所定の領域にn+型コレクタ埋込層２、n-型エピ
タキシヤル層３、チヤンネルカツト用のｐ型層
４、分離酸化膜１０２、コレクタ電極取出領域と
なるn+拡散層８が形成される。この各領域の形
成は、第５Ａ図および第５Ｂ図に示される従来と
同様の方法を用いて行なわれる。次に第５Ｂ図に
示される下敷酸化膜１０１および窒化膜２０１が
除去された後、ポリシリコン膜６００、窒化膜２
０２および酸化膜１０４がこの順に半導体基板１
の表面上に形成される。次に、予め定められたパ
ターン形状を有するレジスト膜３０３をマスクと
して、ポリシリコン膜６００、窒化膜２０２およ
び酸化膜１０４からなる多層膜をエツチングす
る。このパターニングにより、後にコレクタ電極
取出層およびエミツタ層となる領域にのみ、酸化
膜１０４、窒化膜２０２、ポリシリコン膜６００
が残される。 See Figure 1A. In a predetermined region of the p - type silicon substrate 1, an n + type collector buried layer 2, an n - type epitaxial layer 3, a p type layer 4 for channel cut, an isolation oxide film 102, and an n + type which becomes a collector electrode extraction region are formed. A diffusion layer 8 is formed. The formation of each region is performed using a method similar to the conventional method shown in FIGS. 5A and 5B. Next, after the underlying oxide film 101 and nitride film 201 shown in FIG. 5B are removed, the polysilicon film 600 and the nitride film 2
02 and the oxide film 104 are placed on the semiconductor substrate 1 in this order.
formed on the surface of Next, using the resist film 303 having a predetermined pattern shape as a mask, the multilayer film consisting of the polysilicon film 600, the nitride film 202, and the oxide film 104 is etched. By this patterning, the oxide film 104, nitride film 202, and polysilicon film 600 are formed only in the regions that will later become the collector electrode extraction layer and the emitter layer.
is left behind.
第１Ｂ図を参照する。上述の工程で多層膜のパ
ターニングに用いられたレジスト膜３０３をマス
クとして、多層膜に含まれる酸化膜１０４の側壁
のみをサイドエツチングする。この結果、酸化膜
１０４はポリシリコン膜６００および窒化膜２０
２より内側に後退する。 See Figure 1B. Using the resist film 303 used for patterning the multilayer film in the above process as a mask, only the side walls of the oxide film 104 included in the multilayer film are side etched. As a result, the oxide film 104 is replaced by the polysilicon film 600 and the nitride film 20.
Retreat inward from 2.
第１Ｃ図において、窒化膜２０２をマスクとし
て選択酸化を行なつて、酸化膜１０５が半導体基
板表面上の所定の領域に形成される。 In FIG. 1C, selective oxidation is performed using the nitride film 202 as a mask to form an oxide film 105 in a predetermined region on the surface of the semiconductor substrate.
第１Ｄ図において、酸化膜１０４をマスクとし
てエツチングを行なつて窒化膜２０２をパターニ
ングする。このとき、窒化膜２０２の下地のポリ
シリコン膜６００も一部膜厚エツチングされて、
窒化膜２０２よりはみ出した部分は薄くされる。
これは、次工程における酸化膜形成時に容易にこ
の部分（薄くなつたポリシリコン層）を酸化して
酸化膜を形成できるようにするためである。 In FIG. 1D, the nitride film 202 is patterned by etching using the oxide film 104 as a mask. At this time, a portion of the polysilicon film 600 underlying the nitride film 202 is etched,
The portion protruding from the nitride film 202 is made thinner.
This is so that this portion (thinned polysilicon layer) can be easily oxidized to form an oxide film during the next step of forming an oxide film.
第１Ｅ図を参照する。酸化膜１０４が除去され
た後、窒化膜２０２をマスクとする選択酸化によ
り、酸化膜１０６がポリシリコン膜６００と酸化
膜１０５との間の半導体基板表面上に形成され
る。このとき、選択酸化は、薄くされたポリシリ
コン膜６００のみならずその下のn-型半導体領
域３も若干酸化される程度に行なわれる。酸化膜
１０６はポリシリコン膜６００の側壁を覆う。 See Figure 1E. After the oxide film 104 is removed, an oxide film 106 is formed on the surface of the semiconductor substrate between the polysilicon film 600 and the oxide film 105 by selective oxidation using the nitride film 202 as a mask. At this time, selective oxidation is performed to such an extent that not only the thinned polysilicon film 600 but also the n - type semiconductor region 3 thereunder is slightly oxidized. Oxide film 106 covers the sidewalls of polysilicon film 600.
第１Ｆ図において、まず窒化膜２０２が除去さ
れる。次に、酸化膜１０６をマスクとしてポリシ
リコン膜６００にn+型不純物を導入し、不純物
含有ポリシリコン膜６０１が形成される。これに
より、ポリシリコン膜６０１はエミツタ領域形成
用の不純物拡散源となる。 In FIG. 1F, the nitride film 202 is first removed. Next, using the oxide film 106 as a mask, n + -type impurities are introduced into the polysilicon film 600 to form an impurity-containing polysilicon film 601. Thereby, the polysilicon film 601 becomes an impurity diffusion source for forming an emitter region.
第１Ｇ図において、酸化膜１０６が除去された
後、ｐ型不純物がイオン注入され、イオン注入層
５２′，５１，５２，５３が形成される。このと
き、酸化膜１０６が除去された部分のn-型半導
体領域が外部ベース層となる。一方、酸化膜１０
５はベース領域とコレクタ領域とを分離するため
に残される。このため、酸化膜１０５は第１Ｃ図
における選択酸化において1μｍと厚く、かつ酸
化膜１０６は第１Ｅ図における選択酸化において
200〜300nｍと薄く形成される。また、コレクタ
電極取出領域にイオン注入して形成されるｐ層５
２′，５２はコレクタ電極取出用のn+拡散層８に
より、ほとんど無視できる不純物量であり、コレ
クタ電極取出拡散層８にほとんど影響を及ぼさな
い。また、ポリシリコン膜６０２の下の活性ベー
ス層となるべきイオン注入領域は、ポリシリコン
膜６０２を介してｐ型不純物がイオン注入される
ので、外部ベース層となるべき領域５３に比べ浅
く形成される。 In FIG. 1G, after the oxide film 106 is removed, p-type impurities are ion-implanted to form ion-implanted layers 52', 51, 52, and 53. At this time, the n - type semiconductor region from which the oxide film 106 is removed becomes an external base layer. On the other hand, the oxide film 10
5 is left to separate the base and collector regions. Therefore, the oxide film 105 is as thick as 1 μm in the selective oxidation shown in FIG. 1C, and the oxide film 106 is as thick as 1 μm in the selective oxidation shown in FIG. 1E.
It is formed as thin as 200 to 300 nm. In addition, a p layer 5 formed by ion implantation into the collector electrode extraction region.
2' and 52 have an almost negligible amount of impurity due to the n + diffusion layer 8 for taking out the collector electrode, and have almost no effect on the diffusion layer 8 for taking out the collector electrode. Furthermore, the ion-implanted region below the polysilicon film 602, which should become the active base layer, is formed shallower than the region 53, which should become the external base layer, because the p-type impurity is ion-implanted through the polysilicon film 602. Ru.
第１Ｈ図において、ｐ型不純物イオン注入層の
アニーリングおよびポリシリコン膜６０２からの
n+型不純物のシリコン基板３への拡散が同時に
行なわれる。この結果、エミツタ領域７が自己整
合的に形成されるとともに、外部ベース領域５４
が活性ベース領域６よりも若干深くかつ抵抵抗に
形成される。次に低温（800℃〜900℃程度）での
酸化を行ない、n+型ポリシリコン膜６０３，６
０４上に厚い酸化膜１０７が、p+型シリコン基
板５４上に薄い酸化膜１０８が各々形成される。
これは、ｎ型不純物のリンまたは砒素などを高濃
度に含むシリコン、ポリシリコンにおいては、低
温ほど増速酸化が行なわれるというよく知られた
事実を利用している。 In FIG. 1H, annealing of the p-type impurity ion implantation layer and removal of the polysilicon film 602 are shown.
Diffusion of n + type impurities into the silicon substrate 3 is performed at the same time. As a result, the emitter region 7 is formed in a self-aligned manner, and the external base region 54 is formed in a self-aligned manner.
is formed to be slightly deeper than active base region 6 and resistive. Next, oxidation is performed at a low temperature (approximately 800°C to 900°C), and
A thick oxide film 107 is formed on 04, and a thin oxide film 108 is formed on p + type silicon substrate 54.
This utilizes the well-known fact that in silicon and polysilicon containing n-type impurities such as phosphorus or arsenic at a high concentration, accelerated oxidation occurs at lower temperatures.
第１Ｉ図において、ポリシリコン膜６０３，６
０４上に形成された酸化膜１０７，１０８に異方
性エツチング（RIE）を行なつて、外部ベース領
域５４上の薄い酸化膜１０８が除去される。ここ
で、ベース電極のエミツタ層７へのシヨートを防
止する方法として、第１Ｈ図に示される全表面上
に窒化膜２０３を被着させ、異方性エツチングに
よつてポリシリコン膜６０３の側壁にのみ窒化膜
２０３を残した後に、再びRIE法を用いて酸化膜
１０８を除去して、ポリシリコン膜６０３側壁に
酸化膜−窒化膜を残す方法があり、第１Ｉ図には
この状態が示される。 In FIG. 1I, polysilicon films 603, 6
By performing anisotropic etching (RIE) on the oxide films 107 and 108 formed on the external base region 54, the thin oxide film 108 on the external base region 54 is removed. Here, as a method for preventing the base electrode from shooting into the emitter layer 7, a nitride film 203 is deposited on the entire surface shown in FIG. There is a method of removing the oxide film 108 again using the RIE method after leaving only the nitride film 203, leaving an oxide film-nitride film on the side wall of the polysilicon film 603, and this state is shown in FIG. 1I. .
第１Ｊ図において、予め定められた領域に選択
エツチングが施され、エミツタ電極用コンタクト
孔７０（第１Ｊ図には図示せず）およびコレクタ
電極用コンタクト孔８０が形成される。次に、た
とえばAlなどの抵抵抗金属を用いてベース電極
配線９、エミツタ電極配線１０（第１Ｊ図には図
示せず）およびコレクタ電極配線１１がそれぞれ
形成される。第１Ｊ図から見られるように、エミ
ツタ−ベース間間隔は、ほぼポリシリコン膜６０
３側壁の酸化膜１０７と窒化膜２０３との膜厚で
あつて、ベース抵抗は非常に小さくなつている。 In FIG. 1J, selective etching is performed in predetermined areas to form an emitter electrode contact hole 70 (not shown in FIG. 1J) and a collector electrode contact hole 80. Next, a base electrode wiring 9, an emitter electrode wiring 10 (not shown in FIG. 1J), and a collector electrode wiring 11 are formed using a resistive metal such as Al, respectively. As seen from FIG. 1J, the emitter-base spacing is approximately equal to the polysilicon film 60.
The base resistance, which is the film thickness of the oxide film 107 and the nitride film 203 on the third side wall, is extremely small.
第２図は上述の発明の一実施例において製造さ
れたトランジスタの平面なパターン図であり、第
６図に示される従来法のトランジスタの平面パタ
ーン図に対応するものである。第２図に示される
ように、エミツタ電極配線１０につながるポリシ
リコン膜６０３は、エミツタ領域７の拡散源とな
つているから、図中のＡのところでエミツタ領域
７が分離酸化膜１０２に接することになる。ま
た、第７図に示される従来の方法と異なり、エミ
ツタ領域７はポリシリコン膜６０３からの不純物
拡散により自己整合的に形成されるので、ベース
領域が分離酸化膜１０２近傍でオーバーエツチン
グされて狭くなることはない。すなわち、第３図
に示されるように、エミツタ領域７０と活性ベー
ス領域６とはポリシリコン膜６０３を介して同時
に形成されるので、ほぼ平行であり、ベース幅は
一定である。したがつて、ベース面積は、エミツ
タ−ベース電極間のはみだし領域がなくなつてい
ることと、ベース電極取出領域が自己整合的に最
小面積で形成されていることと併せて大幅に小さ
くなり、ベース−コレクタ容量が低減される。ま
た、第２図に見られるように、ベース電極配線９
はエミツタ領域７の三方周囲に形成されているの
で、自動的にダブル・ベース構造となつており、
ベース領域の増大をもたらすことなく、ベース抵
抗が大幅に低減される。 FIG. 2 is a plan pattern diagram of a transistor manufactured in one embodiment of the above-described invention, and corresponds to the plan pattern diagram of a conventional transistor shown in FIG. As shown in FIG. 2, the polysilicon film 603 connected to the emitter electrode wiring 10 serves as a diffusion source for the emitter region 7, so that the emitter region 7 comes into contact with the isolation oxide film 102 at point A in the figure. become. Furthermore, unlike the conventional method shown in FIG. 7, the emitter region 7 is formed in a self-aligned manner by impurity diffusion from the polysilicon film 603, so the base region is overetched near the isolation oxide film 102 and narrowed. It won't happen. That is, as shown in FIG. 3, emitter region 70 and active base region 6 are formed simultaneously with polysilicon film 603 interposed therebetween, so that they are substantially parallel and have a constant base width. Therefore, the base area becomes significantly smaller due to the fact that the protruding area between the emitter and base electrode is eliminated, and the base electrode extraction area is formed with the minimum area in a self-aligned manner. - Collector capacitance is reduced. In addition, as seen in FIG. 2, the base electrode wiring 9
are formed around the emitter region 7 on three sides, so it automatically has a double base structure.
The base resistance is significantly reduced without increasing the base area.
なお、他の実施例として、第４図に示されるよ
うに、コレクタ電極取出領域形成用のｎ型不純物
拡散を行なう代わりに、第１Ｇ図に示される工程
においてレジスト膜３０４をマスクとして、ベー
ス領域の酸化膜１０６を除去した後、選択的にｐ
型不純物注入を行ない、アニール処理を行なう。
この結果、ｎ型不純物が注入されたポリシリコン
膜６０４からｎ型不純物が拡散して電極取出層を
形成することができる。 As another example, as shown in FIG. 4, instead of performing the n-type impurity diffusion for forming the collector electrode lead-out region, the resist film 304 is used as a mask in the step shown in FIG. After removing the oxide film 106 of
Type impurity implantation is performed and annealing treatment is performed.
As a result, the n-type impurity is diffused from the polysilicon film 604 into which the n-type impurity has been implanted, and an electrode extraction layer can be formed.
なお、上記実施例においてはポリシリコン膜を
用いているが単結晶シリコン膜、非結晶シリコン
膜を用いてもよい。 Note that although a polysilicon film is used in the above embodiment, a single crystal silicon film or an amorphous silicon film may be used.
また、言うまでもないが、この発明はpnpトラ
ンジスタの製造にも適用できるものである。 Furthermore, needless to say, the present invention can also be applied to the manufacture of PNP transistors.
［発明の効果］
以上のように、この発明によれば、エミツタ領
域上のシリコン膜とベース領域上の金属電極膜間
には絶縁膜が介在するだけであるので、エミツタ
−ベース間隔を実効的に小さくでき、その結果ベ
ース抵抗が小さくなつて半導体装置の周波数特性
が向上する。[Effects of the Invention] As described above, according to the present invention, since only an insulating film is interposed between the silicon film on the emitter region and the metal electrode film on the base region, the emitter-base distance can be effectively reduced. As a result, the base resistance is reduced and the frequency characteristics of the semiconductor device are improved.
また、エミツタ領域形成用の不純物をエミツタ
領域となるべき領域にポリシリコン膜を拡散源と
して不純物拡散してエミツタ領域を形成し、これ
と同時にベース領域形成用の不純物をさらに半導
体基板に拡散してベース領域を完成させているの
で、分離領域境界がオーバエツチングされること
がなく、エミツタ領域とベース領域とをほぼ平行
な状態で分離酸化膜領域に接するようにすること
ができる。 In addition, the emitter region is formed by diffusing impurities for forming the emitter region into the region that is to become the emitter region using the polysilicon film as a diffusion source, and at the same time, the impurity for forming the base region is further diffused into the semiconductor substrate. Since the base region is completed, the isolation region boundary is not over-etched, and the emitter region and base region can be brought into contact with the isolation oxide film region in a substantially parallel state.
また、ベース電極取出領域がエミツタ領域形成
のパターンに対し自己整合的に最小面積で形成さ
れるので、非活性ベース領域が大幅に低減され
る。 Furthermore, since the base electrode extraction region is formed with the minimum area in self-alignment with the pattern for forming the emitter region, the inactive base region is significantly reduced.
さらに、第１Ａ図のレジスト膜３０３のパター
ン寸法からサイドエツチングおよび選択酸化時の
いわゆるバードビークの食込みによつて、エミツ
タ層を形成するポリシリコン膜６０３のパターン
寸法は1/3以下になるので、容易にサブミクロン
幅のエミツタ領域を実現することができる。以上
のようにして、周波数特性が向上した半導体集積
回路装置の製造が可能となる。 Furthermore, the pattern size of the polysilicon film 603 forming the emitter layer is easily reduced to 1/3 or less due to the so-called bird's beak encroachment during side etching and selective oxidation from the pattern size of the resist film 303 in FIG. 1A. It is possible to realize an emitter region with a submicron width. In the manner described above, it is possible to manufacture a semiconductor integrated circuit device with improved frequency characteristics.
第１Ａ図ないし第１Ｊ図はこの発明の一実施例
による製造方法の主要工程段階における断面構造
を示す図である。第２図はこの発明の方法で製造
されたトランジスタの平面パターン図である。第
３図はこの発明における半導体装置の分離酸化膜
境界近傍の断面模式図である。第４図はこの発明
の他の実施例である半導体装置の製造方法におけ
る断面構造図である。第５Ａ図なしい第５Ｅ図は
従来の製造方法の主要工程段階における半導体装
置の状態を示す断面図である。第６図は従来方法
で製造されたトランジスタの平面パターン図であ
る。第７Ａ図ないし第７Ｃ図は従来方法でエミツ
タ層を分離酸化膜に接するように形成した場合に
おける分離酸化膜近傍の断面模式図である。第８
図は従来方法で製造されたダブル・ベース構造の
トランジスタの平面パターン図である。
図において、１はp-型シリコン基板、２はn+
型コレクタ埋込層、３はn-型エピタキシヤル層、
５は外部ベース層となるべき領域、５２，５４は
外部ベース領域、６，６２は活性ベース領域、
７，７１はエミツタ領域、８，８１はコレクタ電
極取出領域、９はベース電極配線、１０はエミツ
タ電極配線、１１はコレクタ電極配線、５０はベ
ース電極用コンタクト孔、７０はエミツタ電極用
コンタクト孔、８０はコレクタ電極用コンタクト
孔、１０２は分離酸化膜、１０３，１０４，１０
５，１０６，１０７，１０８は酸化膜、２０１，
２０２，２０３は窒化膜、３０３，３０４はフオ
トレジスト膜、４０１はパツシベーシヨン膜、６
００，６０１，６０２，６０３，６０４はポリシ
リコン膜である。なお、図中、同一符号は同一ま
たは相当部分を示す。
1A to 1J are diagrams showing cross-sectional structures at main process steps of a manufacturing method according to an embodiment of the present invention. FIG. 2 is a plan pattern diagram of a transistor manufactured by the method of the present invention. FIG. 3 is a schematic cross-sectional view of the semiconductor device in the present invention near the isolation oxide film boundary. FIG. 4 is a cross-sectional structural diagram of a method of manufacturing a semiconductor device according to another embodiment of the present invention. FIGS. 5A to 5E are cross-sectional views showing the state of a semiconductor device at major process steps in a conventional manufacturing method. FIG. 6 is a plan pattern diagram of a transistor manufactured by a conventional method. FIGS. 7A to 7C are schematic cross-sectional views of the vicinity of the isolation oxide film when the emitter layer is formed in contact with the isolation oxide film by the conventional method. 8th
The figure is a plan pattern diagram of a transistor with a double base structure manufactured by a conventional method. In the figure, 1 is a p - type silicon substrate, 2 is an n +
type collector buried layer, 3 is n - type epitaxial layer,
5 is a region to be an external base layer, 52 and 54 are external base regions, 6 and 62 are active base regions,
7 and 71 are emitter regions, 8 and 81 are collector electrode extraction regions, 9 is a base electrode wiring, 10 is an emitter electrode wiring, 11 is a collector electrode wiring, 50 is a contact hole for the base electrode, 70 is a contact hole for the emitter electrode, 80 is a collector electrode contact hole, 102 is an isolation oxide film, 103, 104, 10
5, 106, 107, 108 are oxide films, 201,
202 and 203 are nitride films, 303 and 304 are photoresist films, 401 is a passivation film, and 6
00, 601, 602, 603, and 604 are polysilicon films. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
Claims (1)
エミツタ領域、コレクタ領域およびベース領域を
備える半導体装置の製造方法であつて、前記半導
体装置は分離領域により隣接する半導体装置と電
気的に絶縁されており、 前記半導体基板表面上の予め定められた領域
に、シリコン膜、窒化膜および酸化膜がこの順に
堆積されてなる多層膜を形成する第１のステツプ
と、 前記多層膜に含まれる酸化膜のみをサイドエツ
チングして前記窒化膜および前記シリコン膜より
内側に後退させる第２のステツプと、 前記窒化膜をマスクとして選択酸化を行なつて
前記半導体基板上の予め定められた領域に第１の
酸化膜を形成する第３のステツプと、 前記サイドエツチングされた酸化膜をマスクと
して前記窒化膜およびシリコン膜を選択的にエツ
チング除去する第４のステツプと、 前記選択的にエツチングされた窒化膜をマスク
として選択酸化を行なつて、前記シリコン膜と前
記第１酸化膜との間の前記半導体基板表面上に第
２の酸化膜を形成する第５のステツプと、 前記第２の酸化膜をマスクとして、前記第１導
電型の不純物を前記シリコン膜に導入する第６の
ステツプと、 前記ベース領域の電極取出部となる領域上の前
記第２の酸化膜を除去する第７のステツプと、 前記ベース領域となるべき領域に、第２導電型
の不純物を導入する第８のステツプと、 前記半導体基板に加熱処理を施して、前記シリ
コン膜から前記第１導電型の不純物を前記エミツ
タ領域となるべき領域へ拡散して前記エミツタ領
域を形成し、かつ同時に前記ベース領域を完成す
る第９のステツプと、 前記半導体基板に低温酸化処理を施して、前記
エミツタ領域に接続されるシリコン膜の側壁およ
び上表面に第３の酸化膜を形成する第10のステツ
プと、 前記シリコン膜上の予め定められた領域に形成
される前記第３の酸化膜を貫通する開孔を通して
エミツタ電極を形成し、かつ前記半導体基板上の
予め定められた領域上にベース電極およびコレク
タ電極となる電極配線を各々設ける第11のステツ
プとを含む半導体装置の製造方法。 ２ 前記第10のステツプと前記第11のステツプと
の間において、前記エミツタ領域に接続されるシ
リコン膜に形成された第３の酸化膜の側壁にさら
に窒化膜を形成するステツプを備える、特許請求
の範囲第１項記載の半導体装置の製造方法。[Scope of Claims] 1. A method for manufacturing a semiconductor device formed on a semiconductor substrate of a first conductivity type and comprising an emitter region, a collector region, and a base region, wherein the semiconductor device is separated from adjacent semiconductor devices by an isolation region. a first step of forming a multilayer film in which a silicon film, a nitride film, and an oxide film are deposited in this order on a predetermined region on the surface of the semiconductor substrate, the multilayer film being electrically insulated from the semiconductor substrate; a second step in which only the oxide film contained in the film is side-etched to retreat inward from the nitride film and the silicon film, and selective oxidation is performed using the nitride film as a mask to form a predetermined area on the semiconductor substrate. a third step of forming a first oxide film in the etched region; a fourth step of selectively etching and removing the nitride film and the silicon film using the side-etched oxide film as a mask; a fifth step of performing selective oxidation using the etched nitride film as a mask to form a second oxide film on the surface of the semiconductor substrate between the silicon film and the first oxide film; a sixth step of introducing impurities of the first conductivity type into the silicon film using the second oxide film as a mask; and a sixth step of removing the second oxide film on a region of the base region that will become an electrode extraction portion. an eighth step of introducing an impurity of a second conductivity type into the region to become the base region; and performing a heat treatment on the semiconductor substrate to remove the impurity of the first conductivity type from the silicon film. a ninth step of diffusing the semiconductor substrate into a region to become the emitter region to form the emitter region and simultaneously completing the base region; a tenth step of forming a third oxide film on the sidewalls and top surface of the silicon film; and forming an emitter through an opening penetrating the third oxide film formed in a predetermined region on the silicon film. 11. A method of manufacturing a semiconductor device, comprising: forming an electrode, and providing electrode wires serving as a base electrode and a collector electrode on predetermined regions on the semiconductor substrate. 2. A claim further comprising a step of forming a nitride film on the sidewall of the third oxide film formed on the silicon film connected to the emitter region between the tenth step and the eleventh step. A method for manufacturing a semiconductor device according to item 1.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7768285A JPS61234564A (en) | 1985-04-10 | 1985-04-10 | Manufacture of semiconductor device |
| GB08604500A GB2175136B (en) | 1985-04-10 | 1986-02-24 | Semiconductor manufacturing method |
| US06/833,327 US4728618A (en) | 1985-04-10 | 1986-02-25 | Method of making a self-aligned bipolar using differential oxidation and diffusion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7768285A JPS61234564A (en) | 1985-04-10 | 1985-04-10 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234564A JPS61234564A (en) | 1986-10-18 |
| JPH0418461B2 true JPH0418461B2 (en) | 1992-03-27 |
Family
ID=13640660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7768285A Granted JPS61234564A (en) | 1985-04-10 | 1985-04-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234564A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622657A (en) * | 1985-06-28 | 1987-01-08 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| CN110120344B (en) * | 2019-04-09 | 2022-08-16 | 上海华虹宏力半导体制造有限公司 | Method for realizing self-alignment structure by using silicon nitride side wall in germanium-silicon Heterojunction Bipolar Transistor (HBT) |
-
1985
- 1985-04-10 JP JP7768285A patent/JPS61234564A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61234564A (en) | 1986-10-18 |
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