JPH04177555A - Ｉｄ指定制御方式 - Google Patents
Ｉｄ指定制御方式Info
- Publication number
- JPH04177555A JPH04177555A JP30389690A JP30389690A JPH04177555A JP H04177555 A JPH04177555 A JP H04177555A JP 30389690 A JP30389690 A JP 30389690A JP 30389690 A JP30389690 A JP 30389690A JP H04177555 A JPH04177555 A JP H04177555A
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- JP
- Japan
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- processor
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- bus
- permission signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
密結合マルチプロセラサンステムにおけるＩＤ指定制御
方式に関し、 プロセッサを一意に特定することができるＩＤ指定制御
方式を提供することを目的とし、複数のプロセッサと、
該複数のプロセッサにより共有されるメモリとが共通バ
スで結合され、かつ、各プロセッサから発せられるバス
使用要求信号を受けて各プロセッサ間でのバス使用の優
先順位を判定した後優先順位の最も高いプロセッサにバ
ス使用許可信号を送出する判定手段を備えた密結合マル
チプロセッサシステムにおいて、該ハス使用許可信号を
表示する表示手段を別個に設け、該表示手段に表示され
た内容を各プロセッサのＩＤとして使用するように構成
する。
方式に関し、 プロセッサを一意に特定することができるＩＤ指定制御
方式を提供することを目的とし、複数のプロセッサと、
該複数のプロセッサにより共有されるメモリとが共通バ
スで結合され、かつ、各プロセッサから発せられるバス
使用要求信号を受けて各プロセッサ間でのバス使用の優
先順位を判定した後優先順位の最も高いプロセッサにバ
ス使用許可信号を送出する判定手段を備えた密結合マル
チプロセッサシステムにおいて、該ハス使用許可信号を
表示する表示手段を別個に設け、該表示手段に表示され
た内容を各プロセッサのＩＤとして使用するように構成
する。
本発明は、１つのメモリを複数のプロセッサで共有する
密結合マルチプロセッサシステムにおけるＩＤ指定制御
方式に関し、特に、各プロセッサのＩＤを一意に特定す
るためのＩＤ指定制御方式近年、コンピュータシステム
の性能向上の要求に伴い、隼−プロセッサのみで性能を
向上させるのが困難になって来ている。そこで、複数の
プロセッサを共通バスを介して接続したマルチプロセッ
サシステムにより性能の向上を図ろうとしている。ここ
で、密結合マルチプロセッサシステムとは複数のプロセ
ッサが１つのメモリを共有する構成であり、各々のプロ
セッサ毎にメモリを有する疎結合マルチプロセッサシス
テムと区別される。
密結合マルチプロセッサシステムにおけるＩＤ指定制御
方式に関し、特に、各プロセッサのＩＤを一意に特定す
るためのＩＤ指定制御方式近年、コンピュータシステム
の性能向上の要求に伴い、隼−プロセッサのみで性能を
向上させるのが困難になって来ている。そこで、複数の
プロセッサを共通バスを介して接続したマルチプロセッ
サシステムにより性能の向上を図ろうとしている。ここ
で、密結合マルチプロセッサシステムとは複数のプロセ
ッサが１つのメモリを共有する構成であり、各々のプロ
セッサ毎にメモリを有する疎結合マルチプロセッサシス
テムと区別される。
この場合、密結合マルチプロセッサシステムでは各プロ
セッサのＩＤを一意に特定して他のプロセッサと区別す
る必要がある。
セッサのＩＤを一意に特定して他のプロセッサと区別す
る必要がある。
第５図は従来の要部構成図である。従来は図示のように
プロセッサ１と共通バスＣＢを接続する回路の中に、プ
ロセッサＩＤを表示するＩＤレジスタ５を持ち、プロセ
ッサ１が該ＩＤレジスタ５をアクセスする場合、共通バ
スＣＢにはアクセスすることなくその内容が読み出せる
ようになっていた。
プロセッサ１と共通バスＣＢを接続する回路の中に、プ
ロセッサＩＤを表示するＩＤレジスタ５を持ち、プロセ
ッサ１が該ＩＤレジスタ５をアクセスする場合、共通バ
スＣＢにはアクセスすることなくその内容が読み出せる
ようになっていた。
即ち、プロセッサ１のＩＤはＩＤレジスタ５を読み出す
ことにより与えられる。この場合、ＩＤレジスタ５は製
造時のプロセッサの物理的位置により一意に決定される
。なお、ハス制御回路６はハス使用等の制御を行うため
のものである。
ことにより与えられる。この場合、ＩＤレジスタ５は製
造時のプロセッサの物理的位置により一意に決定される
。なお、ハス制御回路６はハス使用等の制御を行うため
のものである。
一方、近年、プロセッサの集積度が高密度化されるにつ
れて、周辺回路も含めてｌチップ化されるようになり、
これに伴いプロセッサと共通バスが直接接続できるよう
になってきた。
れて、周辺回路も含めてｌチップ化されるようになり、
これに伴いプロセッサと共通バスが直接接続できるよう
になってきた。
しかしながら、プロセッサを共通バスに直接接続すると
、これらの中間に第５図に示すようなプロセッサＩＤを
表示させるためのレジスタを配置することができず、そ
のため、各プロセッサのＩＤを一意に特定できないとい
う問題があった。
、これらの中間に第５図に示すようなプロセッサＩＤを
表示させるためのレジスタを配置することができず、そ
のため、各プロセッサのＩＤを一意に特定できないとい
う問題があった。
本発明の目的は上述のような高密度化された１チツプに
あっても各プロセッサのＩＤを一意に特定できるように
したＩＤ指定制御方式を提供することにある。
あっても各プロセッサのＩＤを一意に特定できるように
したＩＤ指定制御方式を提供することにある。
第１図は本発明の原理構成図である。本発明は、複数の
プロセッサｌと、該複数のプロセッサにより共有される
メモリ２とが共通バスＣＢで結合され、かつ、各プロセ
ッサから発せられるバス使用要求信号ＲＥＱを受けて各
プロセッサ間でのバス使用の優先順位を判定した後優先
順位の最も高いプロセッサにバス使用許可信号ＢＧＲを
送出する判定手段３を備えた密結合マルチプロセッサシ
ステムにおいて、 該バス使用許可信号を表示する表示手段４を別個の設け
、 該表示手段に表示された内容を各プロセッサのＩＤとし
て使用することを特徴とするもので、一実施例として、
該判定手段は、該バス使用許可信号を一時記憶するラッ
チ手段３１を備え、該ラッチ手段に記憶された信号を該
表示手段にて表示するようにし、 他の実施例として、該判定手段は、該バス使用許可信号
を該プロセッサに送出すると同時に該表示手段に送出す
るようにし、 具体的には、該ラッチ手段はフリップ・フロップ回路で
構成され、該表示手段はレジスタで構成される。
プロセッサｌと、該複数のプロセッサにより共有される
メモリ２とが共通バスＣＢで結合され、かつ、各プロセ
ッサから発せられるバス使用要求信号ＲＥＱを受けて各
プロセッサ間でのバス使用の優先順位を判定した後優先
順位の最も高いプロセッサにバス使用許可信号ＢＧＲを
送出する判定手段３を備えた密結合マルチプロセッサシ
ステムにおいて、 該バス使用許可信号を表示する表示手段４を別個の設け
、 該表示手段に表示された内容を各プロセッサのＩＤとし
て使用することを特徴とするもので、一実施例として、
該判定手段は、該バス使用許可信号を一時記憶するラッ
チ手段３１を備え、該ラッチ手段に記憶された信号を該
表示手段にて表示するようにし、 他の実施例として、該判定手段は、該バス使用許可信号
を該プロセッサに送出すると同時に該表示手段に送出す
るようにし、 具体的には、該ラッチ手段はフリップ・フロップ回路で
構成され、該表示手段はレジスタで構成される。
〔作 用〕
前述のように、複数のプロセッサと、これらの複数のプ
ロセッサにより共有されるメモリとを共通バスにより接
続した密結合マルチプロセッサシステムにおいて、各々
のプロセッサが共通バスをアクセスするために該判定手
段を有するアービタに対してバス使用要求を出し、判定
手段は全てのバス使用要求の中で最も高い優先権を持つ
バス使用要求に対してバス使用許可信号を送出する。
ロセッサにより共有されるメモリとを共通バスにより接
続した密結合マルチプロセッサシステムにおいて、各々
のプロセッサが共通バスをアクセスするために該判定手
段を有するアービタに対してバス使用要求を出し、判定
手段は全てのバス使用要求の中で最も高い優先権を持つ
バス使用要求に対してバス使用許可信号を送出する。
このとき、一実施例としてどのプロセッサに対するバス
使用許可信号を送出したかをラッチしておき、該ラッチ
の内容をレジスタに表示する。また、他の実施例として
、判定手段から送出されるバス使用許可信号を表示する
こともできる。
使用許可信号を送出したかをラッチしておき、該ラッチ
の内容をレジスタに表示する。また、他の実施例として
、判定手段から送出されるバス使用許可信号を表示する
こともできる。
即ち、プロセッサは自ＩＤを読み出すために、該ＩＤ番
号表示レジスタをアクセスしようとすると、共通バスを
通してアクセスするためバス使用要求信号を出力し、ア
ービタによりバス使用許可信号を受は取ってから該表示
手段であるレジスタの内容を読み出す。この時、該レジ
スタの内容は読み出しているプロセッサのＩＤが表示さ
れることになり、各プロセッサのＩＤを一意に特定する
ことが可能になる。
号表示レジスタをアクセスしようとすると、共通バスを
通してアクセスするためバス使用要求信号を出力し、ア
ービタによりバス使用許可信号を受は取ってから該表示
手段であるレジスタの内容を読み出す。この時、該レジ
スタの内容は読み出しているプロセッサのＩＤが表示さ
れることになり、各プロセッサのＩＤを一意に特定する
ことが可能になる。
第２図は本発明の一実施例構成図である。図示のように
、４つのプロセッサ（ＭＰ［Ｊ七〇 −ＭＰＵ：３）
１０〜１３により共通バスＣＢを介してメモ１，１（Ｍ
ＥＭ） ２を共有する。ＲＥＱはバス使用要求信号で
あり、ＢＧＲはバス使用許可信号である。又、３はアー
ビタであり、３１はフリップ・フロップ回路（ＦＦ）、
３２は優先権判定回路である。さらに、４はＩＤ表示レ
ジスタである。
、４つのプロセッサ（ＭＰ［Ｊ七〇 −ＭＰＵ：３）
１０〜１３により共通バスＣＢを介してメモ１，１（Ｍ
ＥＭ） ２を共有する。ＲＥＱはバス使用要求信号で
あり、ＢＧＲはバス使用許可信号である。又、３はアー
ビタであり、３１はフリップ・フロップ回路（ＦＦ）、
３２は優先権判定回路である。さらに、４はＩＤ表示レ
ジスタである。
図示のように、４つのプロセッサにより１つのメモリを
共有する密結合マルチプロセッサ・システムにおいて、
電源投入時及びリセット時には全てのプロセッサ内のプ
ロセッサＩＤレジスタは初期値に設定される。
共有する密結合マルチプロセッサ・システムにおいて、
電源投入時及びリセット時には全てのプロセッサ内のプ
ロセッサＩＤレジスタは初期値に設定される。
各プロセッサは自プロセッサＩＤを読み出すために、Ｉ
Ｄ表示レジスタ４をアクセスしようとする。このとき、
プロセッサからバス使用要求信号ＲＥＱが出力され、ア
ービタ３は各プロセッサからのバス使用要求信号ＲＥＱ
に対して優先権の判定を行い、優先度の最も高いプロセ
ッサに対してバス使用許可信号ＢＧＲを送出すると同時
に、この信号をフリップ・フロップ３１にラッチする。
Ｄ表示レジスタ４をアクセスしようとする。このとき、
プロセッサからバス使用要求信号ＲＥＱが出力され、ア
ービタ３は各プロセッサからのバス使用要求信号ＲＥＱ
に対して優先権の判定を行い、優先度の最も高いプロセ
ッサに対してバス使用許可信号ＢＧＲを送出すると同時
に、この信号をフリップ・フロップ３１にラッチする。
フリップ・フロップ３１にラッチされた信号はＩＤ表示
レジスタ４に接続され、プロセッサＩＤが表示される。
レジスタ４に接続され、プロセッサＩＤが表示される。
各プロセッサはバス使用許可信号ＢＧＲを受信すると、
初めてバスに対するアクセスを行う。ここで、ＩＤ表示
レジスタ４を読み出せば自己に割り当てられたプロセッ
サＩＤを受は取ることができる。
初めてバスに対するアクセスを行う。ここで、ＩＤ表示
レジスタ４を読み出せば自己に割り当てられたプロセッ
サＩＤを受は取ることができる。
要するに、アービタ３は各プロセッサから出力されるバ
ス使用要求信号ＲＥＱの優先権を判定して、最も優先権
の高いプロセッサにバス使用許可信号ＢＧＲを返送する
。バス使用許可信号ＢＧＲを受は取ったプロセッサがバ
スを使用してメモリをアクセスする。
ス使用要求信号ＲＥＱの優先権を判定して、最も優先権
の高いプロセッサにバス使用許可信号ＢＧＲを返送する
。バス使用許可信号ＢＧＲを受は取ったプロセッサがバ
スを使用してメモリをアクセスする。
各フリップ・フロップはバス使用許可信号ＢＧＲをラッ
チしており、最後に使用許可を与えたプロセッサ、即ち
、現在使用中又はこれからバスを使用するプロセッサの
バス使用許可信号ＢＧＲとなる。
チしており、最後に使用許可を与えたプロセッサ、即ち
、現在使用中又はこれからバスを使用するプロセッサの
バス使用許可信号ＢＧＲとなる。
従って、ＩＤ表示レジスタ４をプロセッサがリードする
と、自己のバス使用許可信号ＢＧＲが表示されているこ
とになり、自己に与えられたＩＤを認識することができ
る。バス使用要求信号ＲＥＱ及びバス使用許可信号ＢＧ
Ｒは物理的に一意に固定されている。
と、自己のバス使用許可信号ＢＧＲが表示されているこ
とになり、自己に与えられたＩＤを認識することができ
る。バス使用要求信号ＲＥＱ及びバス使用許可信号ＢＧ
Ｒは物理的に一意に固定されている。
第３図は本発明の他の実施例構成図である。図からも明
らかなように、本実施例ではフリップ・フロップ３１が
設けられていない。これは、後述するタイミングチャー
トから明らかなように、バス使用許可信号ＢＧＲが優先
権判定回路３２から所定の期間継続して発生されている
場合には、このバス使用許可信号ＢＧＲを利用すること
によりＩＤ表示をすることができる。
らかなように、本実施例ではフリップ・フロップ３１が
設けられていない。これは、後述するタイミングチャー
トから明らかなように、バス使用許可信号ＢＧＲが優先
権判定回路３２から所定の期間継続して発生されている
場合には、このバス使用許可信号ＢＧＲを利用すること
によりＩＤ表示をすることができる。
第４図（ａ）は、（ｂ）は本発明の信号タイミングチャ
ートである。（ａ）はフリップ・フロップ３１を設けた
場合、即ち、第２図の実施例に対応し、（ｂ）はフリッ
プ・フロップ３１を設けない場合、即ち、第３図の実施
例に対応する。
ートである。（ａ）はフリップ・フロップ３１を設けた
場合、即ち、第２図の実施例に対応し、（ｂ）はフリッ
プ・フロップ３１を設けない場合、即ち、第３図の実施
例に対応する。
（ａ）において、プロセッサＭＰＵからバス使用要求信
号ＲＥＱが優先権判定回路３２に発せられると、バス使
用の優先権順位を判定した後、バス使用許可信号ＢＧＲ
がそのプロセッサに返され、同時に、フリップ・フロッ
プＦＦにてバス使用許可信号ＢＧＲを返送したことを記
憶するフラグが立ち、このフラグがＩＤ表示レジスタに
送られて表示される。そして、プロセッサＭＰＵのバス
使用が開始される。
号ＲＥＱが優先権判定回路３２に発せられると、バス使
用の優先権順位を判定した後、バス使用許可信号ＢＧＲ
がそのプロセッサに返され、同時に、フリップ・フロッ
プＦＦにてバス使用許可信号ＢＧＲを返送したことを記
憶するフラグが立ち、このフラグがＩＤ表示レジスタに
送られて表示される。そして、プロセッサＭＰＵのバス
使用が開始される。
この場合、タイミングチャートからも明らかなように、
バス使用許可信号ＢＧＲはフリップ・フロップＦＦにフ
ラグが立てば既に目的を達成するので停止される。
バス使用許可信号ＢＧＲはフリップ・フロップＦＦにフ
ラグが立てば既に目的を達成するので停止される。
（ｂ）において、同様に、プロセッサＭＰＵからバス使
用要求信号ＲＥＱが優先権判定回路３２に発せられると
、バス使用の優先権順位を判定した後、バス使用許可信
号ＢＧＲがそのプロセッサに返される。
用要求信号ＲＥＱが優先権判定回路３２に発せられると
、バス使用の優先権順位を判定した後、バス使用許可信
号ＢＧＲがそのプロセッサに返される。
同時に、バス使用許可信号ＢＧＲはＩＤ表示レジスタに
送られ表示される。そして、プロセッサＭＰＵのバス使
用が開始される。この場合、フリップ・フロップＦＦを
設けていないので、バス使用許可信号ＢＧＲは次のサイ
クルまで持続される。
送られ表示される。そして、プロセッサＭＰＵのバス使
用が開始される。この場合、フリップ・フロップＦＦを
設けていないので、バス使用許可信号ＢＧＲは次のサイ
クルまで持続される。
〔発明の効果〕・
以上説明したように、本発明によれば、同一のプロセッ
サを共通バスに直接接続しても各プロセッサのＩＤが一
意の値で読み出すことが可能になり、プロセッサを一意
に特定することができる。
サを共通バスに直接接続しても各プロセッサのＩＤが一
意の値で読み出すことが可能になり、プロセッサを一意
に特定することができる。
第１図は本発明の原理構成図、
第２図は本発明の一実施例構成図、
第３図は本発明の他の実施例構成図、
第４図（ａ）、わ）は本発明の信号タイミングチャート
、及び 第５図は従来の構成図である。 （符号の説明） １・・・プロセッサ、 ２・・・メモリ、 ３・・・アービタ、 ４．５・・・ＩＤ表示レジスタ、 ６・・・バス制御回路、 ３１・・・フリップ・フロップ回路、 ３２・・・優先権判定回路、 ＣＢ・・・共通バス。
、及び 第５図は従来の構成図である。 （符号の説明） １・・・プロセッサ、 ２・・・メモリ、 ３・・・アービタ、 ４．５・・・ＩＤ表示レジスタ、 ６・・・バス制御回路、 ３１・・・フリップ・フロップ回路、 ３２・・・優先権判定回路、 ＣＢ・・・共通バス。
Claims (1)
- 【特許請求の範囲】 １、複数のプロセッサと、該複数のプロセッサにより共
有されるメモリとが共通バスで結合され、かつ、各プロ
セッサから発せられるバス使用要求信号を受けて各プロ
セッサ間でのバス使用の優先順位を判定した後優先順位
の最も高いプロセッサにバス使用許可信号を送出する判
定手段を備えた密結合マルチプロセッサシステムにおい
て、該バス使用許可信号を表示する表示手段を別個に設
け、 該表示手段に表示された内容を各プロセッサのＩＤとし
て使用することを特徴とする密結合マルチプロセッサシ
ステムにおけるＩＤ指定制御方式。 ２、該判定手段は、該バス使用許可信号を一時記憶する
ラッチ手段を備え、該ラッチ手段に記憶された信号を該
表示手段にて表示するようにした請求項１に記載のＩＤ
指定制御方式。 ３、該判定手段は、該バス使用許可信号を該プロセッサ
に送出すると同時に該表示手段に送出するようにした請
求項１に記載のＩＤ指定制御方式。 ４、該ラッチ手段がフリップ・フロップ回路である請求
項２に記載のＩＤ指定制御方式。５、該表示手段がレジ
スタである請求項１又は３に記載のＩＤ指定制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30389690A JPH04177555A (ja) | 1990-11-13 | 1990-11-13 | Ｉｄ指定制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30389690A JPH04177555A (ja) | 1990-11-13 | 1990-11-13 | Ｉｄ指定制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177555A true JPH04177555A (ja) | 1992-06-24 |
Family
ID=17926571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30389690A Pending JPH04177555A (ja) | 1990-11-13 | 1990-11-13 | Ｉｄ指定制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177555A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118952A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | マルチプロセッサシステムの自己識別方式 |
-
1990
- 1990-11-13 JP JP30389690A patent/JPH04177555A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118952A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | マルチプロセッサシステムの自己識別方式 |
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