JPH04165696A - 薄膜多層基板の製造方法 - Google Patents
薄膜多層基板の製造方法Info
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- JPH04165696A JPH04165696A JP29308290A JP29308290A JPH04165696A JP H04165696 A JPH04165696 A JP H04165696A JP 29308290 A JP29308290 A JP 29308290A JP 29308290 A JP29308290 A JP 29308290A JP H04165696 A JPH04165696 A JP H04165696A
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
薄膜多層基板の製造方法、特にビア部のクリーニング方
法に関し、 ポリイミド絶縁層に形成したビア内に表出する下層の導
電体層上を汚染する異物の除去を、短時間で且つポリイ
ミド絶縁層を劣化させずに行う方法の提供を目的とし、 下層の薄膜導電体層と上層の薄膜導電体層との間の層間
絶縁層にポリイミド絶縁層を用いる薄膜多層基板の製造
方法において、下層の薄膜導電体層形成面上にポリイミ
ド絶縁層を形成する工程と、該ポリイミド絶縁層に該下
層の薄膜導電体層の一部を表出するビアを形成する工程
と、該ビアの内面及び該ポリイミド絶縁層の表面を、エ
ンドホール型イオンガンで形成した不活性ガスのイオン
若しくは不活性ガスと活性ガスの混合イオンにより照射
して該ビア内に表出する下層の薄膜導電体層上に付着す
る異物を除去する工程と、該ポリイミド絶縁層上に、該
ビアを介し該下層の薄膜導電体層に接する上層の薄膜導
電体層を形成する工程を含み構成される。
法に関し、 ポリイミド絶縁層に形成したビア内に表出する下層の導
電体層上を汚染する異物の除去を、短時間で且つポリイ
ミド絶縁層を劣化させずに行う方法の提供を目的とし、 下層の薄膜導電体層と上層の薄膜導電体層との間の層間
絶縁層にポリイミド絶縁層を用いる薄膜多層基板の製造
方法において、下層の薄膜導電体層形成面上にポリイミ
ド絶縁層を形成する工程と、該ポリイミド絶縁層に該下
層の薄膜導電体層の一部を表出するビアを形成する工程
と、該ビアの内面及び該ポリイミド絶縁層の表面を、エ
ンドホール型イオンガンで形成した不活性ガスのイオン
若しくは不活性ガスと活性ガスの混合イオンにより照射
して該ビア内に表出する下層の薄膜導電体層上に付着す
る異物を除去する工程と、該ポリイミド絶縁層上に、該
ビアを介し該下層の薄膜導電体層に接する上層の薄膜導
電体層を形成する工程を含み構成される。
本発明は薄膜多層基板の製造方法、特にビア部のクリー
ニング方法に関する。
ニング方法に関する。
高速ディジタル回路等の配線基板として用いる薄膜多層
基板においては、上下の薄膜導電体層かビアを介して接
続されるか、この接続を電気的及び機械的に確実にする
ことか、上記回路の信頼性を向上するうえに極めて重要
である。
基板においては、上下の薄膜導電体層かビアを介して接
続されるか、この接続を電気的及び機械的に確実にする
ことか、上記回路の信頼性を向上するうえに極めて重要
である。
従来、薄膜多層基板は第５図（ａ）〜（ｄ）の工程断面
図に示す方法により形成されていた。
図に示す方法により形成されていた。
第５図（ａ）参照
即ち、先ずセラミック等からなる基板５１上に、スパッ
タ、蒸着、めっき等の手段により例えばクロム（Ｃｒ）
／銅（Ｃｕ）／クロム（Ｃｒ）の３層構造の第１層薄膜
導電体層を形成し、次いて通常のフォトリソグラフィ技
術によりバターニングを行って第１層薄膜導電体層パタ
ーン５２を形成する。
タ、蒸着、めっき等の手段により例えばクロム（Ｃｒ）
／銅（Ｃｕ）／クロム（Ｃｒ）の３層構造の第１層薄膜
導電体層を形成し、次いて通常のフォトリソグラフィ技
術によりバターニングを行って第１層薄膜導電体層パタ
ーン５２を形成する。
第５開山）参照
次いで第１層薄膜導電体層パターン５２形成面上に例え
ば感光性ポリイミド層５３を形成し、露光現像を行って
上記感光性ポリイミド層５３に第１層薄膜導電体層パタ
ーン５２の一部を表出するビア５４を形成する。ここで
ビア５４の底部に表出する第１層薄膜導電体層パターン
５２の上面は、酸化膜やポリイミドの残渣等からなる厚
さ１００〜２００人程度の異物被着により汚染されてい
る。
ば感光性ポリイミド層５３を形成し、露光現像を行って
上記感光性ポリイミド層５３に第１層薄膜導電体層パタ
ーン５２の一部を表出するビア５４を形成する。ここで
ビア５４の底部に表出する第１層薄膜導電体層パターン
５２の上面は、酸化膜やポリイミドの残渣等からなる厚
さ１００〜２００人程度の異物被着により汚染されてい
る。
第５図（Ｃ）参照
次いで、不活性ガスのグロー放電によるスパッタエツチ
ングを行い、上記ピア５４底面の異物５５を除去する。
ングを行い、上記ピア５４底面の異物５５を除去する。
この際ポリイミド層５３も１００〜２００人程度薄くな
被着 第５図（ｄ）参照 次いで、ビア５４内を含む感光性ポリイミド層５３上に
スパッタ、蒸着、５．めっき等の方法により例えば前記
第１層薄膜導電体層と同様の３層構造の第２層薄膜導電
体層を形成し、通常のフォトリソグラフィによりバター
ニングを行い、感光性ポリイミド層５３上にビア５４を
介し第１層薄膜導電体層パターン５２に接続する第２の
薄膜導電体層パターン５６を形成する。
被着 第５図（ｄ）参照 次いで、ビア５４内を含む感光性ポリイミド層５３上に
スパッタ、蒸着、５．めっき等の方法により例えば前記
第１層薄膜導電体層と同様の３層構造の第２層薄膜導電
体層を形成し、通常のフォトリソグラフィによりバター
ニングを行い、感光性ポリイミド層５３上にビア５４を
介し第１層薄膜導電体層パターン５２に接続する第２の
薄膜導電体層パターン５６を形成する。
そして、以後第５図あ）〜（ｄ）の工程を繰り返して必
要な暦数だけ薄膜導電体層を形成し薄膜多層基板（図示
せず）を完成する。
要な暦数だけ薄膜導電体層を形成し薄膜多層基板（図示
せず）を完成する。
上記のように、従来の薄膜多層基板の製造方法において
は、例えば感光性ポリイミド層５３からなるポリイミド
絶縁層にビア５４を形成した際、その底部に表出する下
層の例えば第１層薄膜導電体層パターン５２上に付着す
る異物５５の除去に不活性ガスのグロー放電によるスパ
ッタエツチング手段が用いられていた。
は、例えば感光性ポリイミド層５３からなるポリイミド
絶縁層にビア５４を形成した際、その底部に表出する下
層の例えば第１層薄膜導電体層パターン５２上に付着す
る異物５５の除去に不活性ガスのグロー放電によるスパ
ッタエツチング手段が用いられていた。
しかし、このスパッタエツチング手段においては、異物
か短時間で十分に除去される程度に放電のパワーを上げ
不活性ガスイオンの密度を高めた際には、イオンの加速
電圧が２００〜６００ｅＶ程度に高まるために、この高
エネルギーを有する不活性ガスイオンの衝撃によって、
ポリイミド層５３に大きなダメージを受けた変質層５７
が形成され、機械的強度の劣化や表面リーク電流の増大
（絶縁性の劣化）を招くという問題かあった。
か短時間で十分に除去される程度に放電のパワーを上げ
不活性ガスイオンの密度を高めた際には、イオンの加速
電圧が２００〜６００ｅＶ程度に高まるために、この高
エネルギーを有する不活性ガスイオンの衝撃によって、
ポリイミド層５３に大きなダメージを受けた変質層５７
が形成され、機械的強度の劣化や表面リーク電流の増大
（絶縁性の劣化）を招くという問題かあった。
そこで、上記ポリイミド層５３の劣化を避けるために、
従来は放電のパワーを低下させてスパッタエツチング処
理を行っており、そのために上記異物の除去か不完全に
なると同時に、処理時間も長引くという問題があった。
従来は放電のパワーを低下させてスパッタエツチング処
理を行っており、そのために上記異物の除去か不完全に
なると同時に、処理時間も長引くという問題があった。
そこで本発明は、ポリイミド絶縁層に形成したビア内に
表出する下層の導電体層上を汚染する異物の除去を、短
時間で且つポリイミド絶縁層を劣化させずに行う方法の
提供を目的とする。
表出する下層の導電体層上を汚染する異物の除去を、短
時間で且つポリイミド絶縁層を劣化させずに行う方法の
提供を目的とする。
上記課題は、下層の薄膜導電体層と上層の薄膜導電体層
との間の層間絶縁層にポリイミド絶縁層を用いる薄膜多
層基板の製造方法において、下層の薄膜導電体層形成面
上にポリイミド絶縁層を形成する工程と、該ポリイミド
絶縁層に該下層の薄膜導電体層の一部を表出するビアを
形成する工程と、該ビアの内面及び該ポリイミド絶縁層
の表面を、エンドホール型イオンガンで形成した不活性
ガスのイオン若しくは不活性ガスと活性ガスの混合イオ
ンにより照射して該ビア内に表出する下層の薄膜導電体
層上に付着する異物を除去する工程と、該ポリイミド絶
縁層上に、該ビアを介し該下層の薄膜導電体層に接する
上層の薄膜導電体層を形成する工程を含む本発明による
薄膜多層基板の製造方法によって解決される。
との間の層間絶縁層にポリイミド絶縁層を用いる薄膜多
層基板の製造方法において、下層の薄膜導電体層形成面
上にポリイミド絶縁層を形成する工程と、該ポリイミド
絶縁層に該下層の薄膜導電体層の一部を表出するビアを
形成する工程と、該ビアの内面及び該ポリイミド絶縁層
の表面を、エンドホール型イオンガンで形成した不活性
ガスのイオン若しくは不活性ガスと活性ガスの混合イオ
ンにより照射して該ビア内に表出する下層の薄膜導電体
層上に付着する異物を除去する工程と、該ポリイミド絶
縁層上に、該ビアを介し該下層の薄膜導電体層に接する
上層の薄膜導電体層を形成する工程を含む本発明による
薄膜多層基板の製造方法によって解決される。
第４図はエンドホール型イオンガンの要部を示す模式構
成図である。図において、３１はアノード、３２はフィ
ラメントよりなるカソード、３３はシールド、３４は電
磁石、３５はイオンに加速エネルギーを付与するアノー
ド電源、３６はフィラメントを加熱するカソード電源、
３７は電磁石電源、３８はガス流、３９はプラズマ、４
０はイオン及び電子、４１は接地点を示す。
成図である。図において、３１はアノード、３２はフィ
ラメントよりなるカソード、３３はシールド、３４は電
磁石、３５はイオンに加速エネルギーを付与するアノー
ド電源、３６はフィラメントを加熱するカソード電源、
３７は電磁石電源、３８はガス流、３９はプラズマ、４
０はイオン及び電子、４１は接地点を示す。
このような構成を有するエンドホール型イオンガンは、
通常のスパッタ装置やカウフマン型イオンガン等に比べ
て、大幅に低い１００〜１５０■程度の加速電圧で０．
５〜１ ｍＡ／ａｎ”程度の高イオン電流密度でガスイ
オンを引き出すことが可能な利点を有し、アルゴンイオ
ンを用いポリイミドに対して約３００人／ ｍｉｎの高
エツチングレートか得られる。
通常のスパッタ装置やカウフマン型イオンガン等に比べ
て、大幅に低い１００〜１５０■程度の加速電圧で０．
５〜１ ｍＡ／ａｎ”程度の高イオン電流密度でガスイ
オンを引き出すことが可能な利点を有し、アルゴンイオ
ンを用いポリイミドに対して約３００人／ ｍｉｎの高
エツチングレートか得られる。
そこで、本発明の方法においては、ビア内に表出する下
層導電体層上を汚染する異物を除去するための不活性ガ
スイオンの照射を、エンドホール型のイオンガンを用い
て行い、イオンの加速エネルギーか低いことによってポ
リイミド絶縁層表面の劣化を防止する同時に、高イオン
密度が得られることによって前記異物のエツチング除去
に要する時間を短縮し、且つ除去を完全に行うことを可
能にするものである。
層導電体層上を汚染する異物を除去するための不活性ガ
スイオンの照射を、エンドホール型のイオンガンを用い
て行い、イオンの加速エネルギーか低いことによってポ
リイミド絶縁層表面の劣化を防止する同時に、高イオン
密度が得られることによって前記異物のエツチング除去
に要する時間を短縮し、且つ除去を完全に行うことを可
能にするものである。
以下本発明を、図示実施例により具体的に説明する。
第１図（ａ）〜（ｅ）は本発明の方法の一実施例の工程
断面図、第２図はアルゴンイオンのエネルギーとポリイ
ミド表面強度との関係図、第３図はアルゴンイオンのエ
ネルギーとポリイミド表面抵抗との関係図を示す。
断面図、第２図はアルゴンイオンのエネルギーとポリイ
ミド表面強度との関係図、第３図はアルゴンイオンのエ
ネルギーとポリイミド表面抵抗との関係図を示す。
全図を通じ同一対象物は同一符合で示す。
第１図ｆａ）参照
本発明の方法により例えば３層構造の薄膜多層基板を形
成するに際しては、少なくとも表面が絶縁体よりなる厚
さ０．５〜１ｍｍ＋程度の基板１上に従来通りスパッタ
、蒸着或いはめっき等の方法により下層から順次、厚さ
０．１μｍ程度のクロム（Ｃｒ）層２Ａ、３〜６μｍ程
度の銅（Ｃｕ）層２Ｂ、０．１μｍ程度のＣｒ層２Ｃが
積層された第１層の薄膜導電体層を形成し、この薄膜導
電体層上に通常のフォトプロセスにより図示しない所定
形状のレジストパターンを形成し、このレジストパター
ンをマスクにし、従来通り、苛性カリ（ソーダ）とフェ
リシアン化カリの混合溶液により上層のＣｒ層２Ｃをバ
ターニングし、次いで塩化第２鉄溶液或いは〔過酸化水
素子硫酸〕溶液等によりＣｕ層２ＢＡをバターニングし
、次いで上層のＣｒ層２Ｃと同様の液を用い下層のＣｒ
層２Ａをバターニングして、Ｃｒ／Ｃｕ／Ｃｒ Ｓ層構
造を有する第１層薄膜導電体パターン（第１層配線）２
を形成する。
成するに際しては、少なくとも表面が絶縁体よりなる厚
さ０．５〜１ｍｍ＋程度の基板１上に従来通りスパッタ
、蒸着或いはめっき等の方法により下層から順次、厚さ
０．１μｍ程度のクロム（Ｃｒ）層２Ａ、３〜６μｍ程
度の銅（Ｃｕ）層２Ｂ、０．１μｍ程度のＣｒ層２Ｃが
積層された第１層の薄膜導電体層を形成し、この薄膜導
電体層上に通常のフォトプロセスにより図示しない所定
形状のレジストパターンを形成し、このレジストパター
ンをマスクにし、従来通り、苛性カリ（ソーダ）とフェ
リシアン化カリの混合溶液により上層のＣｒ層２Ｃをバ
ターニングし、次いで塩化第２鉄溶液或いは〔過酸化水
素子硫酸〕溶液等によりＣｕ層２ＢＡをバターニングし
、次いで上層のＣｒ層２Ｃと同様の液を用い下層のＣｒ
層２Ａをバターニングして、Ｃｒ／Ｃｕ／Ｃｒ Ｓ層構
造を有する第１層薄膜導電体パターン（第１層配線）２
を形成する。
第１図（ｂ）参照
次いで従来同様に、この基板上にスピンコード法により
厚さ１０〜３０μｍ程度の例えばネガ型の第１の感光性
ポリイミド層３を形成し、次いて図示しないフォトマス
クを介して露光を行い、現像を行って上記第１の感光性
ポリイミド層３に第１層薄膜導電体パターン２の一部を
表出する例えば３０〜２００μｍ口程度の第１のビア４
を形成し、次いで窒素（Ｎ２）中３５０〜４５０℃で上
記第１の感光性ポリイミド層３をキュアする。
厚さ１０〜３０μｍ程度の例えばネガ型の第１の感光性
ポリイミド層３を形成し、次いて図示しないフォトマス
クを介して露光を行い、現像を行って上記第１の感光性
ポリイミド層３に第１層薄膜導電体パターン２の一部を
表出する例えば３０〜２００μｍ口程度の第１のビア４
を形成し、次いで窒素（Ｎ２）中３５０〜４５０℃で上
記第１の感光性ポリイミド層３をキュアする。
なおここで、第１のビア４内に表出する第１層薄膜導電
体パターン２面上には酸化膜やポリイミド残渣からなる
厚さ１００〜２００人程度の異物被着残留付着する。
体パターン２面上には酸化膜やポリイミド残渣からなる
厚さ１００〜２００人程度の異物被着残留付着する。
第１図（Ｃ）参照
次いで図示しない真空容器内に上記基板を挿入し、真空
容器内を例えば１０−” Ｔｏｒｒ程度の圧力のアルゴ
ン（Ａｒ）雰囲気に保持した状態で、真空容器内に設置
したエンドホール型イオンガンにより加速エネルギー１
５０ｅＶ （加速電圧１５０Ｖ）以下、例えば１．０Ｏ
ｅＶ （加速電圧１００Ｖ）程度の加速エネルギーを有
するＡｒイオン（Ａｒ” ）発生させ、このＡｒ”によ
り１分間程度、前記第１のビア４内に表出する下層薄膜
導電体パターン２の表面及び第１のポリイミド層３の表
面を照射する。
容器内を例えば１０−” Ｔｏｒｒ程度の圧力のアルゴ
ン（Ａｒ）雰囲気に保持した状態で、真空容器内に設置
したエンドホール型イオンガンにより加速エネルギー１
５０ｅＶ （加速電圧１５０Ｖ）以下、例えば１．０Ｏ
ｅＶ （加速電圧１００Ｖ）程度の加速エネルギーを有
するＡｒイオン（Ａｒ” ）発生させ、このＡｒ”によ
り１分間程度、前記第１のビア４内に表出する下層薄膜
導電体パターン２の表面及び第１のポリイミド層３の表
面を照射する。
このＡｒ＋照射により、ビア４内に表出する第１層薄膜
導電体パターン２面上に付着している前記異物５は完全
に除去される。また第１のポリイミド層３の表面も約３
００被着度の−様な深さエツチングされる。
導電体パターン２面上に付着している前記異物５は完全
に除去される。また第１のポリイミド層３の表面も約３
００被着度の−様な深さエツチングされる。
第２図、第３図は、上記Ａｒイオン照射によるポリイミ
ド層表面の劣化の状態を示した図で、第２図はイオン電
流密度０．０５ｍＡ／ａｎ ２、照射時間３０分に固定
し、Ａｒイオンのエネルギーを高めていった際のポリイ
ミド表面強度の劣化を示すＡｒイオンのエネルギー強度
とポリイミド表面高度との関係図で、第３図は第２図と
同一条件におけるポリイミド表面抵抗の劣化の状態を示
すＡｒイオンのエネルギー強度とポリイミド表面抵抗と
の関係図である。
ド層表面の劣化の状態を示した図で、第２図はイオン電
流密度０．０５ｍＡ／ａｎ ２、照射時間３０分に固定
し、Ａｒイオンのエネルギーを高めていった際のポリイ
ミド表面強度の劣化を示すＡｒイオンのエネルギー強度
とポリイミド表面高度との関係図で、第３図は第２図と
同一条件におけるポリイミド表面抵抗の劣化の状態を示
すＡｒイオンのエネルギー強度とポリイミド表面抵抗と
の関係図である。
これらの図から、上記実施例で用いたＡｒイオンの加速
エネルギー１５０ｅＶ以下の例えば１００ｅＶ程度にお
いては、ポリイミド層の表面強度の劣化や表面抵抗の劣
化は殆と生じないことかわかる。
エネルギー１５０ｅＶ以下の例えば１００ｅＶ程度にお
いては、ポリイミド層の表面強度の劣化や表面抵抗の劣
化は殆と生じないことかわかる。
第１図（ｄ）参照
次いで、第１のビア４内を含む第１のポリイミド層３上
にスパッタ、蒸着或いはめっき等の方法により第１層の
薄膜導電体層と同様の厚さのＣｒ層６ＡＳＣｕ層６Ｂ、
Ｃｒ層６Ｃが積層された第２層の薄膜導電体層を形成
し、第１層の薄膜導電体層と同様な方法によりバターニ
ングし、上記第１のポリイミド層３上に第Ｉのビア４に
おいて第１層薄膜導電体パターン２に接続する第２層薄
膜導電体パターン（第２層配線）６を形成する。
にスパッタ、蒸着或いはめっき等の方法により第１層の
薄膜導電体層と同様の厚さのＣｒ層６ＡＳＣｕ層６Ｂ、
Ｃｒ層６Ｃが積層された第２層の薄膜導電体層を形成
し、第１層の薄膜導電体層と同様な方法によりバターニ
ングし、上記第１のポリイミド層３上に第Ｉのビア４に
おいて第１層薄膜導電体パターン２に接続する第２層薄
膜導電体パターン（第２層配線）６を形成する。
ここで、第１層薄膜導電体パターン２と第２層薄膜導電
体パターン６との間のコンタクト抵抗は１ｍΩ以下の値
を再現性よく示す。このことは、コンタクト抵抗が１ｍ
Ω〜数１０ｒｎΩにばらついていた従来方法に比べて、
異物５の除去が完全に行われていることを示している。
体パターン６との間のコンタクト抵抗は１ｍΩ以下の値
を再現性よく示す。このことは、コンタクト抵抗が１ｍ
Ω〜数１０ｒｎΩにばらついていた従来方法に比べて、
異物５の除去が完全に行われていることを示している。
第１図（ｅ）参照
次いで第１図（ｂＪの工程を繰り返して第２層薄膜導電
体パターン６形成面上に第２層薄膜導電体パターン６の
一部を表出する第２のビア８を有する第２のポリイミド
層７を形成し、次いで第１図（Ｃ）の工程を繰り返して
第２のビア８内に表出する第２層薄膜導電体パターン６
面に付着する異物を除去した後、第１図（ｄ）の工程を
繰り返して第２のポリイミド層７上に第２のビア８にお
いて第２層薄膜導電体パターン６に接続する第３層薄膜
導電体パターン（第３層配線）９を形成し、３層構造の
薄膜多層基板か完成する。
体パターン６形成面上に第２層薄膜導電体パターン６の
一部を表出する第２のビア８を有する第２のポリイミド
層７を形成し、次いで第１図（Ｃ）の工程を繰り返して
第２のビア８内に表出する第２層薄膜導電体パターン６
面に付着する異物を除去した後、第１図（ｄ）の工程を
繰り返して第２のポリイミド層７上に第２のビア８にお
いて第２層薄膜導電体パターン６に接続する第３層薄膜
導電体パターン（第３層配線）９を形成し、３層構造の
薄膜多層基板か完成する。
なお更に多層の多層薄膜基板を形成する際には、前記第
１図ら）〜第１図（ｄ）の工程を必要な回数繰り返し行
えばよい。
１図ら）〜第１図（ｄ）の工程を必要な回数繰り返し行
えばよい。
また、前記異物の除去に際してのイオン照射時間を一層
速めるためには、当初１５０ｅＶ以上の加速エネルギー
を有するイオンで照射して異物を急速に除去した後、イ
オンの加速エネルギーを１５０ｅＶ以下例えば１００ｅ
Ｖ程度に低下させて、前記１５０ｅＶのイオン照射によ
りポリイミド層の表面部に発生している劣化層をエツチ
ング除去する方法を用いてもよい。
速めるためには、当初１５０ｅＶ以上の加速エネルギー
を有するイオンで照射して異物を急速に除去した後、イ
オンの加速エネルギーを１５０ｅＶ以下例えば１００ｅ
Ｖ程度に低下させて、前記１５０ｅＶのイオン照射によ
りポリイミド層の表面部に発生している劣化層をエツチ
ング除去する方法を用いてもよい。
更にまた、異物の除去を不活性ガスのイオンのみで行わ
ず、不活性ガスのイオンに酸素等の活性ガスのイオンを
数％加えてやることにより、異物の除去速度を一層速め
ることか可能である。
ず、不活性ガスのイオンに酸素等の活性ガスのイオンを
数％加えてやることにより、異物の除去速度を一層速め
ることか可能である。
以上説明のように本発明によれば、下層の薄膜導電体層
と上層の薄膜導電体層との間の層間絶縁層にポリイミド
絶縁層を用いる薄膜多層基板の製造方法において、ポリ
イミド絶縁層に形成したビア内に表出する下層の導電体
層上を汚染する異物の除去を、短時間で且つポリイミド
絶縁層を劣化させずに完全に行うことかできる。
と上層の薄膜導電体層との間の層間絶縁層にポリイミド
絶縁層を用いる薄膜多層基板の製造方法において、ポリ
イミド絶縁層に形成したビア内に表出する下層の導電体
層上を汚染する異物の除去を、短時間で且つポリイミド
絶縁層を劣化させずに完全に行うことかできる。
従って本発明は、ポリイミドを層間絶縁膜に用いる薄膜
多層基板の製造手番の短縮及び信頼性の向上に効果を生
ずる。
多層基板の製造手番の短縮及び信頼性の向上に効果を生
ずる。
第１図（ａｌ〜（ｅｌは本発明の方法の一実施例の工程
断面図、 第２図はアルゴンイオンのエネルギーとポリイミド表面
強度との関係図、 第３図はアルゴンイオンのエネルギーとポリイミド表面
抵抗との関係図、 第４図はエンドホール型イオンガンの要部を示す模式構
成図、 第５図（ａ）〜（ｄ）は従来方法の工程断面図である。 図において、 １は基板、 ２は第１層薄膜導電体パターン、 ２Ａ、２Ｃ１６Ａ、６ＣはＣｒ層、 ２Ｂ、６ＢはＣｕ層、 ３は第１の感光性ポリイミド層、 ４は第１のビア、 ５は異物、 ６は第２層薄膜導電体パターン、 ７は第２の感光性ポリイミド層、 ８は第２のビア、 ９は第３層薄膜導電体パターン を示す。 水梵日月の万；ムの−ｒ旋イタ゛１の工程断面図Ｖ：Ｊ
］ 凶（マの１） φ） エンド爪−几型一イ才しがルの姿捌ｊを示、１４失入槙
、爪ｎＹ ４ 図 従棗力５ＬのＪ−程断面図 第 ５ 図
断面図、 第２図はアルゴンイオンのエネルギーとポリイミド表面
強度との関係図、 第３図はアルゴンイオンのエネルギーとポリイミド表面
抵抗との関係図、 第４図はエンドホール型イオンガンの要部を示す模式構
成図、 第５図（ａ）〜（ｄ）は従来方法の工程断面図である。 図において、 １は基板、 ２は第１層薄膜導電体パターン、 ２Ａ、２Ｃ１６Ａ、６ＣはＣｒ層、 ２Ｂ、６ＢはＣｕ層、 ３は第１の感光性ポリイミド層、 ４は第１のビア、 ５は異物、 ６は第２層薄膜導電体パターン、 ７は第２の感光性ポリイミド層、 ８は第２のビア、 ９は第３層薄膜導電体パターン を示す。 水梵日月の万；ムの−ｒ旋イタ゛１の工程断面図Ｖ：Ｊ
］ 凶（マの１） φ） エンド爪−几型一イ才しがルの姿捌ｊを示、１４失入槙
、爪ｎＹ ４ 図 従棗力５ＬのＪ−程断面図 第 ５ 図
Claims (3)
- １．下層の薄膜導電体層と上層の薄膜導電体層との間の
層間絶縁層にポリイミド絶縁層を用いる薄膜多層基板の
製造方法において、 下層の薄膜導電体層形成面上にポリイミド絶縁層を形成
する工程と、 該ポリイミド絶縁層に該下層の薄膜導電体層の一部を表
出するビアを形成する工程と、 該ビアの内面及び該ポリイミド絶縁層の表面を、エンド
ホール型イオンガンで形成した不活性ガスのイオン若し
くは不活性ガスと活性ガスの混合イオンにより照射して
該ビア内に表出する下層の薄膜導電体層上に付着する異
物を除去する工程と、該ポリイミド絶縁層上に、該ビア
を介し該下層の薄膜導電体層に接する上層の薄膜導電体
層を形成する工程を含むことを特徴とする薄膜多層基板
の製造方法。 - ２．前記イオン照射が１５０ｅＶ以下の加速エネルギー
を有するイオンによりなされることを特徴とする請求項
１記載の薄膜多層基板の製造方法。 - ３．前記イオン照射が、加速エネルギー１５０ｅＶ以上
の加速エネルギーを有するイオンによる１次照射と、次
いで行う加速エネルギー１５０ｅＶ以下のイオンによる
２次照射よりなることを特徴とする請求項１記載の薄膜
多層基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29308290A JPH04165696A (ja) | 1990-10-30 | 1990-10-30 | 薄膜多層基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29308290A JPH04165696A (ja) | 1990-10-30 | 1990-10-30 | 薄膜多層基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165696A true JPH04165696A (ja) | 1992-06-11 |
Family
ID=17790215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29308290A Pending JPH04165696A (ja) | 1990-10-30 | 1990-10-30 | 薄膜多層基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019054246A1 (ja) * | 2017-09-15 | 2019-03-21 | 日東電工株式会社 | 配線回路基板およびその製造方法 |
-
1990
- 1990-10-30 JP JP29308290A patent/JPH04165696A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019054246A1 (ja) * | 2017-09-15 | 2019-03-21 | 日東電工株式会社 | 配線回路基板およびその製造方法 |
| JP2019054130A (ja) * | 2017-09-15 | 2019-04-04 | 日東電工株式会社 | 配線回路基板およびその製造方法 |
| CN111096087A (zh) * | 2017-09-15 | 2020-05-01 | 日东电工株式会社 | 布线电路基板及其制造方法 |
| US11297711B2 (en) | 2017-09-15 | 2022-04-05 | Nitto Denko Corporation | Wiring circuit board and producing method thereof |
| TWI786184B (zh) * | 2017-09-15 | 2022-12-11 | 日商日東電工股份有限公司 | 配線電路基板及其製造方法 |
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