JPH04162813A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば、演算
増幅回路がアナログスイッチ回路を介して多段接続され
る回路を含むものに利用して有効な技術に関するもので
ある。

〔従来の技術〕

演算増幅回路を多用したアナログ集積回路装置では、演
算増幅回路に常時電流を流し続ける必要があるため消費
電流が大きくなる。このように演算増幅回路の多用した
アナログ集積回路の例としては、例えば、■日立製作所
１９８９年３月発行ｒ日立通信用半導体データブンク」
頁２０３〜頁２３１がある。

〔発明が解決しようとする課題〕

上記のようなアナログ集積回路の消費電流を低減させる
ために、例えば第３図に示すように、回路全体が非動作
状態に入ると、パワーダウン制御信号ＰＤＭを受けるパ
ワーダウン制御回路ＰＤにより各演算増幅回路ＡＩ、Ａ
２のバイアス電流を遮断してパワーダウンを行わせるこ
とが考えられる。しかし、この場合には、回路全体が非
動作状態になるという極めて限られた条件でしかパワー
　。

ダウンが行われないからパワーダウン化には限界がある
。

この発明の目的は、演算増幅回路を含みつつ、実質的な
消費電力を低減させた半導体集積回路装置を提供するこ
とにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなｉち、第１の演算増幅回路の出力信号と他の信号と
をアナログスイッチ回路を通して第２の演算増幅回路の
入力に選択的に伝えるとともに、アナログスイッチ回路
を上記他の信号に切り換えるときに第１の演算増幅回路
の動作電流を遮断してパワーダウンを行わせる。

〔作　用〕

上記した手段によれば、回路が動作状態でも信号の伝達
経路から不用な演算増幅回路のパワーダウンを行うこと
ができるから、実質的な低消費電力化を図ることができ
る。

〔実施例〕

第１図には、この発明に係る基本的なアナログ信号処理
回路の一実施例の回路図が示されている。

この回路は、実質的に前記第３図と同じ回路機能を持つ
ようにされる。

入力信号はＳｌと８２及び接地電位の３通りから構成さ
れる。ボルテージフォロワ形態の演算増幅回路Ａ２は、
その入力端子側に設けられたアナ６グスイツチ回路ＳＷ
のスイッチ制御に応じて、演算増幅回路Ａ１により増幅
された入力信号Ｓ１、入力信号Ｓ２又は接地電位を選択
的に出力させるものである。

このようなアナログ回路の低消費電力化を実現するため
に、次の回路が付加される。スイッチ制御回路ＳＷＣは
、スイッチ制御信号Ｐｓｉ、ＰＳ２のデコード出力信号
ｄｅｃを受けて上記アナログスイッチ回路ＳＷの制御信
号を形成する。上記のように３通りのスイッチ制御を行
うため、スイッチ制御信号としてはＰｓｉ、ＰＳ２の２
ピントから構成される。デコーダＤＥＣは、この２ビツ
トのスイッチ制御信号Ｐｓｉ、ＰＳ２を解読して上記ア
ナログスイッチ回路ＳＷの接点ａ、ｂ及びＣに対応した
各デコード出力信号ｄ・ｅｃを形成する。同図では、１
つの接点ａに対応したデコード出力信号ｄｅｃとそれに
対応したスイッチ制御回路が代表として例示的に示され
ている。

上記デコードされたスイッチ制御信号ｄｅｃは、そのま
ま演算増幅回路Ａ１のパワーダウン回路ＰＤ１に供給さ
れ、そのパワーダウン制御が行われる。アナログスイッ
チ回路ＳＷに伝えられる制御信号は、上記デコード出力
信号ｄｅｃとそれを遅延させる遅延回路ＤＬの出力信号
とを受けるアンドゲート回路Ｇからなるスイッチ制御回
路ＳＷＣにより形成される。

第３図の回路においては、接地電位がアナログスイッチ
回路ＳＷｌ、演算増幅回路Ａ１、アナログスイッチ回路
ＳＷ２及び演算増幅回路Ａ２の経路を通って出力される
モードがある。これに対して、この実施例では同じモー
ドを実現するために出力側の演算増幅回路Ａ２の入力側
に上記のような３接点のアナログスイッチ回路ＳＷを設
け、アナログスイッチ回路ＳＷを接点Ｃに切り換えるこ
とにより同様な動作を実現する。このような回路変更に
より、第２の演算増幅回路Ａ２の出力ＯＵＴから接地電
位を出力させる動作モードのとき、演算増幅回路Ａ１を
後述するように非動作状態にすることができ、いっそう
のパワーダウン化が可能になるものである。

上記アナログスイッチ回路は、その具体的回路は図示し
ないけれども、ＭＯＳＦＥＴ　（絶縁ゲート型電界効果
トランジスタ）を用いて構成される。

この場合、ＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭ
Ｏ３ＦＥＴとを並列形態にしたＣＭＯＳスイッチ回路を
用いることにより、信号伝達がゲートに供給されるスイ
ッチ制御信号のレベルとしきい値電圧により制限される
ことなく行われるようになる。

第２図には、上記アナログ信号処理回路の動作の一例を
説明するためのタイミング図が示されている。

スイッチ制御信号Ｐｓｉ、’ＳＰ２により接点す又はＣ
を選択するような動作モードが指示されたなら、接点ａ
に対応したデコード出力信号ｄｅｃがロウレベルになり
、接点ａに対応したアナログスイッチＭＯＳ　Ｆ　ＥＴ
がオフ状態に、接点す又はＣに対応したアナログスイッ
チＭＯＳ　Ｆ　ＥＴがオン状態になる。図示しないけれ
ども、接点ａから他の接点す又はＣへの切り換えのきに
は、デコード出力信号ｄｅｃのハイレベルからロウレベ
ルへの変化に応じて、アンドゲート回路Ｇの出力信号が
直ちにハイレベルからロウレベルに変化し、接点ａの解
放は早いタイミングで行われる。このとき、接点す又は
Ｃに対応したデコード出力がハイレベルになり、上記の
ようにアナログスイッチＭＯ３ＦＥＴをオン状態にして
いる。

上記デコード出力信号ｄｅｃのロウレベルを受けてパワ
ーダウン回路ＰＤＩは、第１の演算増幅回路Ａ１のバイ
アス電流を遮断させる制御信号ＰＣ１を形成する。この
ように、出力端子ＯＵＴから信号Ｓ２又は回路の接地電
位を出力させる動作モードのときには、それと関係ない
演算増幅回路Ａ１が非動作状態にされて電流消費を行わ
ないようにするものである。

スイッチ制御信号Ｐｓｉ、ＳＰ２により接点ａを選択す
るような動作モードが指示されたなら、接点ａに対応し
たデコード出力信号ｄｅｃがハイレベルになり、接点ａ
に対応した演算増幅回路Ａｌのパワーダウン回路ＰＤＩ
は、前記のようなパワーダウンから回路の活性化に切り
換える。このとき、演算増幅回路のようなアナログ回路
では、バイアス電流や電圧が安定するまでに一定の時間
が必要である。このように演算増幅回路ＡＩの動作の安
定化に必要な時間に合わせて、上記スイッチ制御回路Ｓ
ＷＣの遅延回路ＤＬの遅延時間ＴＤＯ間、接点ａに対応
した制御信号がロウレベルを維持し、接点ａに対応した
アナログスイッチＭＯ３ＦＥＴをオフ状態のままにして
おくものである。

これに応じて、上記オン状態である接点す又はＣに対応
したアナログスイッチＭＯ３ＦＥＴはオン状態を維持す
るように論理ゲートによる論理が採られている。

そして、上記遅延時間ＴＤが経過すると、言い換えるな
らば、演算増幅回路Ａ１の動作の安定化を待って、アナ
ログスイッチ回路ＳＷの接点す又はＣから接点ａの切り
換えが行われ、入力信号Ｓ１が演算増幅回路Ａ１及びＡ
２を通して出力されるようになる。

上記接点ａ、ｂ及びＣの切り換えが等分に行われる過程
すると、接点ａに接続されるときのみ動作状態にし、接
点す及びＣに接続されるときパワーダウンモードにでき
るから演算増幅回路Ａ１の消費電力を１／３のように大
幅に低減させることができる。

また、この実施例では回路全体が非動作状態になると、
パワーダウン信号ＰＤＭを受けるパワーダウン回路ＰＤ
２の制御信号ＰＣ２により、演算増幅回路Ａ２がパワー
ダウンモードに入る。このとき、パワーダウン信号ＰＤ
Ｍにより、強制的にスイッチ制御信号Ｐｓｉ、ＰＳ２を
接点ａ以外を選択するようにすれば、上記同様にして演
算増幅回路Ａ１もパワーダウンモードに入る。

上記の実施例から得られる作用効果は、下記の遺りであ
る。すなわち、 （１）第１の演算増幅回路の出力信号と他の信号とをア
ナログスイッチ回路を通して選択的に第２の演算増幅回
路の入力に選択的に伝えるとともに、アナログスイッチ
回路を上記他の信号に切り換えるときに第１の演算増幅
回路の動作電流を遮断してパワーダウンを行わせること
より、回路が動作状態でも信号の伝達経路から不用な演
算増幅回路のパワーダウンを行うことができるから、実
質的な低消費電力化を図ることができるという効果が得
られる。

（２）第１の演算増幅回路を通して選択的に接地電位の
ような定電圧を出力させるとき、このスイッチを出力側
に設けて直接に出力側の演算増幅回路に供給するように
することにより、第１の演算増幅回路をパワーダウンさ
せる動作モードを増加させることができるという効果が
得られる。

（３）制ｍ信号とその遅延信号とを受ける論理ゲート回
路を用い、第１の増幅回路のパワーダウンへの切り換は
上記スイッチの他の信号への切り換えとはソ′同時に行
い、動作状態へ復旧は上記スイッチの切り換えに先立っ
て行うようにすることよって、第１の増幅回路を活性化
するときの時間確保を行うことができ、安定した動作切
り換えが可能になるといろ効−果が得られる。

以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、演算増幅回路は
、差動回路や出力回路のバイアス電流を形成する定電流
源としてＭＯＳＦＥＴを用い、それをスイッチ制御させ
ることにより差動増幅回路及び出力回路のバイアス電流
を遮断させる等のように種々の実施形態を採ることがで
きる。また、スイッチ制御回路の構成は、その切り換え
動作に応じて前段に設けられた演算増幅回路をパワーダ
ウンモードから活性化させるときに、スイッチの切り換
えが遅延されるものであれば何であってもよい。また、
このような構成に代え、上記パワーダウンモードから活
性化される際に、その演算増幅回路の動作が安定するま
での間、実質的に出力端子ＯＵＴの信号を無効にするよ
うな回路を付加するものであってもよい。

演算増幅回路とそれを相互に接続させるアナログスイッ
チ回路の構成は、実現しようとするアナログ信号処理に
応じて種々の実施形態を採ることができるものである。

この発明は、演算増幅回路とそれを相互に接続するアナ
ログスイッチ回路とを組み合わせてなるアナログ信号処
理を行う半導体集積回路装置に広く利用することができ
る。

（発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、第１の演算増幅回路の出力信号と他の信号
とをアナログスイッチ回路を通して選択的に第２の演算
増幅回路の入力に選択的に伝えるとともに、アナログス
イッチ回路を上記他の信号に切り換えるときに第”１の
演算増幅回路の動作電流を遮断してパワーダウンを行わ
せることより、回路が動作状態でも信号の伝達経路から
不用な演算増幅回路のパワーダウンを行うことができる
から、実質的な低消費電力化を図ることができる。

【図面の簡単な説明】

第１図は、この発明に係る基本的なアナログ信号処理回
路の一実施例を示す回路図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、この発明に先立って考えられたアナログ信号
処理回路の一例を示す回路図である。 Ａ１．Ａ２・・演算増幅回路、ＳＷ、ＳＷＩ。 ＳＷ２・・アナログスイッチ回路、ＳＷＣ・・スイッチ
制御回路、ＤＥＣ・・デコーダ、ＰＤ、ＰＤｌ、ＤＰ２
・・パワーダウン回路。 第　１　図 ＰＳＩ　　ＰＳ２ ｗ３２　　図 第　３　図 ＤＭ

Claims (1)

1. 【特許請求の範囲】 １、第１の演算増幅回路と、この第１の演算増幅回路の
   出力信号と他の信号とを選択的に伝えるアナログスイッ
   チ回路と、このアナログスイッチ回路を通して入力アナ
   ログ信号が伝えられる第２の演算増幅回路と、制御信号
   を用いてアナログスイッチ回路を上記他の信号に切り換
   えるとき、上記第１の演算増幅回路の動作を停止させる
   パワーダウン回路とを含むことを特徴とする半導体集積
   回路装置。 ２、上記制御信号によりパワーダウン回路を制御し、上
   記制御信号とその遅延信号との論理信号によりアナログ
   スイッチ回路の制御し、第１の増幅回路のパワーダウン
   への切り換と上記スイッチの他の信号への切り換えとを
   ゞ同時に行うようにするとともに、第１の増幅回路を動
   作状態に切り換えを上記アナログスイッチ回路の切り換
   えに先立って行うようにするものであることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記第２の演算増幅回路は、回路全体が非動作状態
   になるときの制御信号により、パワーダウンさせられる
   ものであることを特徴とする特許請求の範囲第１又は第
   ２項記載の半導体集積回路装置。