JPH04162739A - ベアチップicのバーンインテスト用基板 - Google Patents
ベアチップicのバーンインテスト用基板Info
- Publication number
- JPH04162739A JPH04162739A JP2289777A JP28977790A JPH04162739A JP H04162739 A JPH04162739 A JP H04162739A JP 2289777 A JP2289777 A JP 2289777A JP 28977790 A JP28977790 A JP 28977790A JP H04162739 A JPH04162739 A JP H04162739A
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- pads
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- Pending
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- 238000012360 testing method Methods 0.000 title claims abstract description 54
- 239000004020 conductor Substances 0.000 claims abstract description 6
- 238000003825 pressing Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 description 9
- 230000002950 deficient Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000011156 evaluation Methods 0.000 description 3
- 230000006837 decompression Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明はベアチップICのバーンインテスト用基板に関
する。
する。
(従来の技術)
周知のように、IC素子はたとえばSiウェハーに多数
個形成され、これを切断・分離しいわゆるベアチップ化
されている。しかして、この種のIC素子については、
前記ウェハー状態で一応の電気的な評価(初期評価)を
行い、選択された合格品のベアチップICをパッケージ
ングもしくはアッセンブリした後、バーンインテストが
行われている。つまり、初期評価で良品と不良品とに分
は良品と判定されたIC素子は、ベアチップ化後そのま
ま良品として実用に供されている。
個形成され、これを切断・分離しいわゆるベアチップ化
されている。しかして、この種のIC素子については、
前記ウェハー状態で一応の電気的な評価(初期評価)を
行い、選択された合格品のベアチップICをパッケージ
ングもしくはアッセンブリした後、バーンインテストが
行われている。つまり、初期評価で良品と不良品とに分
は良品と判定されたIC素子は、ベアチップ化後そのま
ま良品として実用に供されている。
(発明が解決しようとする課題)
しかし、上記のごと(ベアチップICをパッケージング
もしくはアッセンブリした後、バーンインテストを行う
方式には、次のような不都合がある。すなわち、前記パ
ッケージングもしくはアッセンブリした後、予測寿命試
験としての加速試験(通常、一定の高温下で規格電圧の
1.2倍程度の電圧を印加)で不良品と判定されると、
パッケージングもしくはアッセンブリした製品を不良品
として破棄処分することになる。つまり、結果的には寿
命試験で不良品となるベアチップICをパッケージング
もしくはアッセンブリしたことになり、製造コスト面で
も多くの損失を招来する。しかも、前記パッケージング
もしくは実装後の加速試験には、比較的大きいスペース
や比較的大型のバーンイン炉を要するので設備面でも問
題がある。
もしくはアッセンブリした後、バーンインテストを行う
方式には、次のような不都合がある。すなわち、前記パ
ッケージングもしくはアッセンブリした後、予測寿命試
験としての加速試験(通常、一定の高温下で規格電圧の
1.2倍程度の電圧を印加)で不良品と判定されると、
パッケージングもしくはアッセンブリした製品を不良品
として破棄処分することになる。つまり、結果的には寿
命試験で不良品となるベアチップICをパッケージング
もしくはアッセンブリしたことになり、製造コスト面で
も多くの損失を招来する。しかも、前記パッケージング
もしくは実装後の加速試験には、比較的大きいスペース
や比較的大型のバーンイン炉を要するので設備面でも問
題がある。
さらに、ベアチップを直接実装するCOB (チップオ
ンボード)法やフリップチップ方式においては、ベアチ
ップの微細な入出力端子から有効に接続する方式がない
ため、バーンインテスト無して実装されており実装製品
の信頼性に問題かあった。
ンボード)法やフリップチップ方式においては、ベアチ
ップの微細な入出力端子から有効に接続する方式がない
ため、バーンインテスト無して実装されており実装製品
の信頼性に問題かあった。
本発明は、上記事情に対処してベアチップICの形テ、
簡易に所要のバーンインテストを行い得るテスト用基板
の提供を目的とする。
簡易に所要のバーンインテストを行い得るテスト用基板
の提供を目的とする。
[発明の構成]
(課題を解決するための手段)
本発明に係るベアチップICのバーレインテスト用基板
は、被テスト用ベアチップICの電極パッドに対応する
電極パッド群を備えたベアチップICのバーンインテス
ト用基板において、前記電極パッド群を成す各電極パッ
ド部に開口して接続用導体球を吸着する減圧吸引孔を形
設したことを特徴とする。
は、被テスト用ベアチップICの電極パッドに対応する
電極パッド群を備えたベアチップICのバーンインテス
ト用基板において、前記電極パッド群を成す各電極パッ
ド部に開口して接続用導体球を吸着する減圧吸引孔を形
設したことを特徴とする。
(作 用)
上記本発明によれば、被テスト用ベアチップICが具備
する電極パッドは、テスト用基板面に予め設けられてい
る対応する電極パッドと接続用導体球を介して電気的に
接続され、所要のバーンインテストを容易にを行ない得
る。つまり、裸状態のベアチップICは、減圧吸引作用
によってテスト用基板の電極パッド部に正確に着脱され
る接続用導体球を介して電気的に接続され、多数個につ
いて同時に所要の加速寿命試験を行ない得るため、容易
にまた繁雑な操作も要ぜずに良品・不良品の判別選択を
達成し得る。
する電極パッドは、テスト用基板面に予め設けられてい
る対応する電極パッドと接続用導体球を介して電気的に
接続され、所要のバーンインテストを容易にを行ない得
る。つまり、裸状態のベアチップICは、減圧吸引作用
によってテスト用基板の電極パッド部に正確に着脱され
る接続用導体球を介して電気的に接続され、多数個につ
いて同時に所要の加速寿命試験を行ない得るため、容易
にまた繁雑な操作も要ぜずに良品・不良品の判別選択を
達成し得る。
(実施例)
以下第1図を参照して本発明の詳細な説明する。
第1図は本発明に係るベアチップICのバーンインテス
ト用基板1の構成例を断面的に示したもので、被テスト
用ベアチップICの電極パッドに対応する電極パッド2
群を備え、かつ前記電極パッド1群を成す各電極パッド
2a、2b・・・部に開口して、弾塑性変形する接続用
導電球を吸着保持し得る減圧吸引孔口3を、特に形設し
た構成としている。なお、図において3aは減圧吸引孔
口3に連接する減圧吸引路である。
ト用基板1の構成例を断面的に示したもので、被テスト
用ベアチップICの電極パッドに対応する電極パッド2
群を備え、かつ前記電極パッド1群を成す各電極パッド
2a、2b・・・部に開口して、弾塑性変形する接続用
導電球を吸着保持し得る減圧吸引孔口3を、特に形設し
た構成としている。なお、図において3aは減圧吸引孔
口3に連接する減圧吸引路である。
次に第2図〜第4図を参照して、前記ベアチップICの
バーンインテスト用基板1を用いたテスト手段を説明す
る。第2図はバーンインテストの実施態様を模式的に示
した断面図であり、テスト用基板1上に、被バーンイン
テスト体としてのベアチップIC4をその電極パッド4
a 、 4b・・・面を下向きにし、対応する前記テス
ト用基板1面上の電極パッド2a、2b・・・面に弾塑
性変形する接続用導電球5を介して対接(電気的に接続
)させて配置した後、前記ベアチップIC4を上面から
押圧板6で押圧して前記電極パッド2a、2b・・・、
4a、4b・・・間の電気的接続の確実化ないし正確さ
を図る。ここでは、ベアチップIC4の電極パッド4a
、4b・・・とテスト用基板1上の対応する電極パッド
2a、2b・・・との間に弾塑性変形する接続用導電球
5を介在させ、この接続用導電球5の変形を利用するた
め、ベアチップIC4の電極パッド4a、4b・・・と
テスト用基板1の対応する各電極パッド2a、 2b・
・・との位置ズレが若干起こっても、所要の電気的な接
続が容易に達成される。しかも、前記テスト用基板1の
対応する各電極パッド2a、2b・・・部に配置される
弾塑性変形する接続用導電球5は、それら各電極パッド
2a、2b・・・部に開口して形設された減圧吸引孔口
3に減圧(真空)吸引・吸着によって保持されている。
バーンインテスト用基板1を用いたテスト手段を説明す
る。第2図はバーンインテストの実施態様を模式的に示
した断面図であり、テスト用基板1上に、被バーンイン
テスト体としてのベアチップIC4をその電極パッド4
a 、 4b・・・面を下向きにし、対応する前記テス
ト用基板1面上の電極パッド2a、2b・・・面に弾塑
性変形する接続用導電球5を介して対接(電気的に接続
)させて配置した後、前記ベアチップIC4を上面から
押圧板6で押圧して前記電極パッド2a、2b・・・、
4a、4b・・・間の電気的接続の確実化ないし正確さ
を図る。ここでは、ベアチップIC4の電極パッド4a
、4b・・・とテスト用基板1上の対応する電極パッド
2a、2b・・・との間に弾塑性変形する接続用導電球
5を介在させ、この接続用導電球5の変形を利用するた
め、ベアチップIC4の電極パッド4a、4b・・・と
テスト用基板1の対応する各電極パッド2a、 2b・
・・との位置ズレが若干起こっても、所要の電気的な接
続が容易に達成される。しかも、前記テスト用基板1の
対応する各電極パッド2a、2b・・・部に配置される
弾塑性変形する接続用導電球5は、それら各電極パッド
2a、2b・・・部に開口して形設された減圧吸引孔口
3に減圧(真空)吸引・吸着によって保持されている。
したかって、ベアチップIC4の電極パッド4a 、
4b・・・とテスト用基板1上の対応する電極パッド2
a、2b・・・との間に介在された弾塑性変形する接続
用導電球5は、前記弾塑性変形を可能としながら、減圧
吸引作用により所定の位置関係を保持し、確実な電気的
接続をなし所要のバーンインテストを精度よく達成でき
る。
4b・・・とテスト用基板1上の対応する電極パッド2
a、2b・・・との間に介在された弾塑性変形する接続
用導電球5は、前記弾塑性変形を可能としながら、減圧
吸引作用により所定の位置関係を保持し、確実な電気的
接続をなし所要のバーンインテストを精度よく達成でき
る。
ところで、上記弾塑性変形する接続用導電球5を用いた
バーンインテストの場合は、被テスト用ベアチップ4の
テスト毎に接続用導電球5を交換する。つまり、前記接
続用導電球5はテスト過程での押圧板6による、押圧で
弾塑性変形するするため、テスト毎に交換する必要があ
る。
バーンインテストの場合は、被テスト用ベアチップ4の
テスト毎に接続用導電球5を交換する。つまり、前記接
続用導電球5はテスト過程での押圧板6による、押圧で
弾塑性変形するするため、テスト毎に交換する必要があ
る。
第3図および第4図は、前記接続用導電球5を交換する
ときの手段を、模式的に示した断面図である。前記バー
ンインテスト終了後、っまり押圧板6および被テストベ
アチップIC4を取り除き、さらに使用済み(弾塑性変
形している)の接続用導電球5を取り除いた後、たとえ
ば平板7上に配列された新品の接続用導電球5面上に、
前記テスト用基板1の電極パッド群2形設面を対接させ
る(第3図)。次いで、減圧吸引作用によって、テスト
用基板1の電極パッド群2を成す各電極パッド2a、2
b・・・の開孔部に、それぞれ選択的に新品の接続用導
電球5を吸着保持させる(第4図)。しかる後、この新
たに接続用導電球5を吸着保持させたテスト用基板1を
、前記第2図に図示したように配置・設定して所要のバ
ーンインテストを行なう。
ときの手段を、模式的に示した断面図である。前記バー
ンインテスト終了後、っまり押圧板6および被テストベ
アチップIC4を取り除き、さらに使用済み(弾塑性変
形している)の接続用導電球5を取り除いた後、たとえ
ば平板7上に配列された新品の接続用導電球5面上に、
前記テスト用基板1の電極パッド群2形設面を対接させ
る(第3図)。次いで、減圧吸引作用によって、テスト
用基板1の電極パッド群2を成す各電極パッド2a、2
b・・・の開孔部に、それぞれ選択的に新品の接続用導
電球5を吸着保持させる(第4図)。しかる後、この新
たに接続用導電球5を吸着保持させたテスト用基板1を
、前記第2図に図示したように配置・設定して所要のバ
ーンインテストを行なう。
[発明の効果]
上記説明したように、本発明に係るベアチップチICの
バーンインテスト用テスト基板によれば、同時に複数の
ベアチップICについて、所要のバーンインテストを容
易に行ない得る。すなわち、被テストベアチップICの
各電極パッドは、前記テスト基板に設けられたそれぞれ
対応する電極パッドに、弾塑性変形する接続用導電球を
介して電気的に接続し、所要の電気的な詳細が行われる
構成となっている。しかして、前記接続用導電球は、選
択的に減圧吸引・吸着し得るようになっているため、そ
の着脱が容易であるとともに適確な電気的接続を形成す
る。また、前記バーンインテスト終了後、減圧吸引孔を
逆に利用し、たとえば高圧空気を送り出すことによって
、電極パッドか接続用導電球に癒着した場合など容易に
離脱させることも可能である。
バーンインテスト用テスト基板によれば、同時に複数の
ベアチップICについて、所要のバーンインテストを容
易に行ない得る。すなわち、被テストベアチップICの
各電極パッドは、前記テスト基板に設けられたそれぞれ
対応する電極パッドに、弾塑性変形する接続用導電球を
介して電気的に接続し、所要の電気的な詳細が行われる
構成となっている。しかして、前記接続用導電球は、選
択的に減圧吸引・吸着し得るようになっているため、そ
の着脱が容易であるとともに適確な電気的接続を形成す
る。また、前記バーンインテスト終了後、減圧吸引孔を
逆に利用し、たとえば高圧空気を送り出すことによって
、電極パッドか接続用導電球に癒着した場合など容易に
離脱させることも可能である。
かくして、本発明に係るベアチップチICのバーンイン
テスト用テスト基板は、繁雑な操作を要しないこと、高
精度に所要のバーンインテストを行ない得ること、同時
に斉量(多数)のベアチップICについてテストし得る
ことなどの点からも、実用上多くの利点をもたらすもの
といえる。
テスト用テスト基板は、繁雑な操作を要しないこと、高
精度に所要のバーンインテストを行ない得ること、同時
に斉量(多数)のベアチップICについてテストし得る
ことなどの点からも、実用上多くの利点をもたらすもの
といえる。
第1図は本発明に係るベアチップICのバーンインテス
ト用基板の構成例の一部を示す断面図、第2図、第3図
および第4図は本発明に係るベアチップICのテスト用
基板を用いたバーンインテストの実施態様例を示す断面
図である。 1・・・・・・テスト用基板 2・・・・・・テスト用基板の電極パッド群2a、2b
・・・、・・・テスト用基板の電極パッド3・・・・・
・減圧吸引口 3a・・・・・・減圧吸引路 4・・・・・・ベアチップIC 4a、4b・・・、・・・ベアチップICの電極パッド
5・・・・・・接続用導電球 6・・・・・・押圧板 7・・・・・・平板 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第1図 第′3図 tIh4図
ト用基板の構成例の一部を示す断面図、第2図、第3図
および第4図は本発明に係るベアチップICのテスト用
基板を用いたバーンインテストの実施態様例を示す断面
図である。 1・・・・・・テスト用基板 2・・・・・・テスト用基板の電極パッド群2a、2b
・・・、・・・テスト用基板の電極パッド3・・・・・
・減圧吸引口 3a・・・・・・減圧吸引路 4・・・・・・ベアチップIC 4a、4b・・・、・・・ベアチップICの電極パッド
5・・・・・・接続用導電球 6・・・・・・押圧板 7・・・・・・平板 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第1図 第′3図 tIh4図
Claims (1)
- 【特許請求の範囲】 被テスト用ベアチップICの電極パッドに対応する電
極パッド群を備えたベアチップICのバーンインテスト
用基板において、 前記電極パッド群を成す各電極パッド部に開口して接続
用導体球を吸着する減圧吸引孔を形設したことを特徴と
するベアチップICのバーンインテスト用基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2289777A JPH04162739A (ja) | 1990-10-26 | 1990-10-26 | ベアチップicのバーンインテスト用基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2289777A JPH04162739A (ja) | 1990-10-26 | 1990-10-26 | ベアチップicのバーンインテスト用基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04162739A true JPH04162739A (ja) | 1992-06-08 |
Family
ID=17747628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2289777A Pending JPH04162739A (ja) | 1990-10-26 | 1990-10-26 | ベアチップicのバーンインテスト用基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04162739A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06194405A (ja) * | 1992-12-24 | 1994-07-15 | Nec Corp | 半導体レーザエージング装置 |
US7095242B2 (en) * | 2000-02-23 | 2006-08-22 | Micron Technology, Inc. | In-tray burn-in board, device and test assembly for testing integrated circuit devices in situ on processing trays |
-
1990
- 1990-10-26 JP JP2289777A patent/JPH04162739A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06194405A (ja) * | 1992-12-24 | 1994-07-15 | Nec Corp | 半導体レーザエージング装置 |
US7095242B2 (en) * | 2000-02-23 | 2006-08-22 | Micron Technology, Inc. | In-tray burn-in board, device and test assembly for testing integrated circuit devices in situ on processing trays |
US7365558B2 (en) | 2000-02-23 | 2008-04-29 | Micron Technology, Inc. | In-tray burn-in board, device and test assembly for testing integrated circuit devices in situ on processing trays |
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