JPH0415773A

JPH0415773A - 神経回路網装置

Info

Publication number: JPH0415773A
Application number: JP11263790A
Authority: JP
Inventors: Noriyuki Oura; 大浦　範之
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-04-30
Filing date: 1990-04-30
Publication date: 1992-01-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、複数の階層を持つ神経回路網に使用される神
経回路網装置に関し、特にＬＳＩ化に適した神経回路網
装置に関する。

［従来の技術］従来から、パターン認識等のあいまいな要素を含む処理
に適したネットワークシステムとして、人間の神経組織
を真似た神経回路網装置が知られている。第３図は、こ
の種の神経回路網装置に使用される１つの神経細胞回路
１の構成を概略的に示す模式図である。

複数の入力線２１，２□、・・・、２．を介して入力さ
れる入力信号１１１＋１１□、・・・、■！、は、シナ
プスを形成する積演算回路３□、３゜、・・・、３゜に
おいて夫々所定のウェイトＳ１１．Ｓ、□、・・・Ｓｌ
と乗算（シナプス演算）され、加算回路４で加算される
。加算回路４の出力は非線形演算回路５にて信号変換さ
れたのち、出力線６から出力信号ｏ１として出力される
ようになっている。

第４図は−１この神経細胞回路を複数相互に結合してな
る階層構造の神経回路網の一例を示す模式この神経回路
網は、神経細胞回路１２１゜１２□、・・・、１２□か
らなる神経細胞層（以下、入力層１２と呼ぶ）、神経細
胞回路１４．。

１４□、・・・、１４□からなる神経細胞層（以下、中
間層１４と呼ぶ）及び神経細胞回路１６．。

１６゜、・・・、１６□からなる神経細胞層（以下、出
力層１６と呼ぶ）の３層構造からなる。各層間はリンク
線１３．１５によって結合されており、この結合は完全
グラフをなしている。

３層のうち、入力層１２は、第３図に示した回路とは異
なり、入力線ｉｔ、、１１゜、・・・１１１．から入力
される入力信号１１＋Ｉ２＋・・・Ｉ９を中間層１４の
各神経細胞回路１４．乃至１４ゎにブロードキャスト転
送するドライバである。

これらの３層の神経回路網から出力線１７１゜１７゜、
・・・、１７□を介して出力信号０１を出力する０［発明が解決しようとする課題］ところで、従来、このような階層型神経回路網では、所
望の性能を満足させるためには、少なくとも数百を超え
る神経細胞数が必要であるとされている。

しかしながら、現在のシリコンプレーナ技術では、その
要求を満足することは不可能であった。

即ち、従来の神経回路網装置では、シナプス演算のため
のウェイトメモリをシナプス演算の数と同じ容量だけ必
要とするので、このウェイトメモリの容量によって集積
化可能な神経細胞回路の数が限定されてしまう。特に多
数のリンク線を持った階層型の神経回路網では、そのウ
ェイトメモリの容量が膨大になってしまい、結局、数十
の神経細胞回路を集積化できればよいというのが現状で
ある。従って、従来の回路では、大規模な神経回路網を
集積化することは不可能であった。

本発明はかかる問題点に鑑みてなされたものであって、
小さな回路規模で大規模な神経回路網を構成することが
できる集積化に適した神経回路網装置を提供することを
目的とする。

［課題を解決するための手段］本発明に係る神経回路網装置は、複数の神経細胞回路と
、これら神経細胞回路のシナプス演算のためのウェイト
値を記憶する第１及び第２のウェイト記憶手段と、前記
第１及び第２のウェイト記憶手段のうちの何れか一方の
記憶手段からのウェイト値を読み出して前記シナプス演
算を実行させると共に他方の記憶手段に対して外部から
のウェイト値の読み込みを行なわせる制御手段と、前記
神経回路網の出力を入力側に帰還させる帰還経路とを有
することを特徴とする。

［作用］本発明では、ウェイト記憶手段が２層分しか設けられて
いない。そして、一方のウェイト記憶手段に格納された
ウェイト値を使用して、ある層の演算処理を実行してい
る最中に、次の層のシナプス演算に使用されるウェイト
値を外部からロードするようにしている。このため、内
部に設けられたメモリ容量は少なくても、これを適当な
タイミングで順次書き換えていくことにより、見掛は上
人容量のウェイト記憶手段が集積化されたのと同様にな
り、集積化する部分は小規模であるが、実質的に大規模
な階層型の神経回路網を容易に構成することができる。

［実施例］以下、添付の図面を参照して本発明の実施例について説
明する。

第１図は本発明の実施例に係る神経回路網装置の構成を
示すブロック図である。

この装置は、神経細胞回路群２０と、制御系回路群２１
とにより構成されている。

神経細胞回路２０は、ｎ組の神経細胞からなるもので、
次のように構成されている。

即ち、入力信号Ｉ、ｎを入力する入力線３４と、出力側
からのフィードバック信号とが入力データセレクタ３６
に入力され、シナプス入力選択信号ＣＮＴに従って選択
されるようになっている。セレクタ３６の出力は、時分
割バス３９１，３９２゜・・・、３９．、を介して積演
算回路３１．．３１□。

・・・、３１．、に入力され、ここでウェイト出力バス
３８から与えられるウェイト値と乗算される。積演算回
路３１．乃至３１．、の出力は、加算回路３２、．３２
゜、・・・、３２．、で加算される。これらの積演算回
路３１□乃至３１．、及び加算回路３３、乃至３３□は
演算イネーブル信号ＩＮＡに同期して演算処理を行なう
。加算回路３２．乃至３２ｆ、の出力は夫々非線形回路
３３．．３３２゜・・・、３３．、に入力されている。

非線形演算回路３３１乃至３３．、から出力線３５への
出力タイミングは、出力神経細胞コードＣｏをデコード
するデコーダ３７の出力によって与えられる。出力神経
細胞コードＣｏは、順次時分割でインクリメントされ、
１からｎまで出力されるようになっている。

制御系回路群２１は、神経細胞回路群２ｏを制御するも
ので、次のように構成されている。

即ち、ウェイトメモリブロックＡ４７ａとウェイトメモ
リブロックＢ４７ｂとは、夫々異なる層のウェイト値を
記憶するものである。外部から与えられるアドレス信号
Ａ。乃至Ａ１はアドレスバス４４を介してクロスバスイ
ッチ４５の一方端の入力に入力されている。クロスバス
イッチ４５の他方の入力端にはアドレスカウンタ４２か
らのアドレスが出力ゲートイネーブル線４３を介して入
力されている。クロスバスイッチ４５は、これら両アド
レスをクロスバスイッチモード制御信号ＳＷＭに基づい
てブロックＡアドレスバス４６ａとブロックＢアドレス
バス４６ｂとに重複することなく、任意拳固時的に出力
する。これらバス４６ａ、４６ｂに与えられるアドレス
は、夫々ウェイトメモリブロックＡ４７ａ及びウェイト
メモリブロックＢ４７ｂのアドレス情報として与えられ
ている。

一方、データバス５１を介して入力されるデータＤ。乃
至Ｄｐは、データセレクタ５０及びブロックＡデータバ
ス４８ａ１ブロックＢデータバス４８ｂを介してこれら
のウェイトメモリブロックＡ４７ａ及びウェイトメモリ
ブロックＢ４７ｂに格納されるようになっている。そし
て、ウェイトメモリブロックＡ４７ａ及びウェイトメモ
リブロックＢ４７ｂからのデータであるウェイト値は、
ウェイトセレクタ４９で選択されてウェイト出力バス３
８に出力されるようになっている。ウェイトセレクタ４
９及びデータセレクタ５ｏは、ウェイトメモリ命データ
バス選択信号ＷＤＳに基づいて選択動作を行なう。

タイミング制御回路４１は、リード／ライト制御信号Ｒ
／Ｗ１ストローブ信号ｓＴｂ、神経細胞演算開始信号Ｓ
ＴＰ及びウェイト・メモリブロック選択信号ＳＥＬｗを
入力し、各種制御信号を出力する。なお、制御信号のう
ち、クロスバスイッチモード制御信号ＳＷＭは、クロス
バスイッチ４３の接続モードの指定で、論理１でバス４
４とバス４８ａ及びバス４３とバス４６ｂを夫々接続し
、論理Ｏでバス４４とバス４６ｂ及びバス４３とバス４
６ａを夫々接続することを指示する。ウェイトメモリ・
データバス選択信号ＷＤＳは、セレクタ４９．５０に対
する選択指定を行なう信号で、論理１でバス３８とバス
４８ａ及びバス５１とバス４８ｂを接続し、論理Ｏでバ
ス３８とバス４８ｂ及びバス５１とバス４８ａを接続す
ることを指示する。ウェイトメモリブロックＢイネーブ
ル信号ＢＡＩ及びウェイトメモリブロックハイネーブル
信号ＢＢＩは、メモリブロックＡ、Ｂの選択信号で、排
他的に選択動作を行なう。

リード／ライト制御信号Ｒ／Ｗは、ウェイトメモリブロ
ックＡ４７ａ又はウェイトメモリブロックＢ４７ｂに対
するアクセスの入出力方向指定であり、論理１でウェイ
ト値の読み出し、論理Ｏでウェイト値の書込である。ま
た、ストローブ信号ＳＴｂは、リード／ライトのストロ
ーブ信号で、ウェイトメモリブロック選択信号ＳＥＬｗ
は、論理１でブロックＡを、また論理ＯでブロックＢを
選択する。また、神経細胞演算開始信号ＳＴＰは、積演
算回路３１□乃至３１．、及び加算回路３２１乃至３２
□に対し、論理Ｏから論理１への立上がりエツジで、演
算処理の開始を要求する信号である。この信号により積
演算及び加算のタイミングと、アドレスカウンタ４２へ
のアドレスカウントタイミングが与えられる。そして、
アドレスカウンタ４２において、メモリブロックＡ、Ｂ
に対する全アドレスの供給が終了したら、神経細胞演算
終了信号ＥＮＤＰが出力されるようになっている。

次に、第２図を参照して、本実施例に係る神経回路網装
置の動作について説明する。

この装置は第４図に示した３層の回路網に適用されるも
のであるとすると、動作タイミングは、大きく３つに分
割される。フェイズ（Ｐｈａｓｅ）　ｌは、ウェイトメ
モリブロックＢ４７ｂに対するウェイトロード、フェイ
ズ２は、加算・積演算とウェイトメモリブロックＡ４７
ａに対するウェイトロードの平行処理、フェイズ３は、
加算・積演算である。

フェイズ１からフェイズ３を実行することによって、第
４図に示した３層の神経回路網の演算を行なうことがで
きる。フェイズ２では、中間層１４の演算を行い、フェ
イズ３では出力層１６の演算を行なう。また、フェイズ
１では中間層１４の演算を行なうためのウェイト値のロ
ード、フェイズ２では中間層１４の演算と同時に、出力
層１６の演算を行なうためのウェイト値のロードを行な
う。

なお、層数が３層以上である場合には、基本的には、上
記のフェイズ２，３を繰り返せばよく、フェイズ３では
、加算・積演算と同時にウェイトメモリブロックＢ４７
ｂに対するウェイトロードのサイクルがはいる。従って
、多層の神経回路網の演算を行なうことかできる。

フェイズ１では、ウェイトメモリブロックＢ４７ｂに対
してウェイト値をチップ外から読み込むため、ストロー
ブ信号５Ｔｂ１　リード／ライト信号Ｒ／Ｗ及びウェイ
トメモリブロックＢ選択信号ＢＢ工を制御する。アドレ
スバス４４のアドレスＡ。乃至Ａ１と、データバス５１
からのデータＤ。乃至ＤＰをストローブ信号ＳＴｂのタ
イミングで出力し、ウェイトメモリブロックＢ４７ｂに
書き込む。そのため、リード／ライト制御信号Ｒ／Ｗは
、書込指示で論理Ｏとし、ウェイトメモリブロック選択
信号ＳＥＬｗを論理０にする。この結果、ウェイトメモ
リブロックＢイネーブル信号ＢＢＩが論理１になり、ウ
ェイトメモリブロックＢがアクティブになる。また、ク
ロスバスイッチモードＳＷＭを論理１とし、ウェイトメ
モリブロックＢ４７ｂにし、クロスバスイッチ４５を介
してアドレスを供給する。また、データセレクタ５０も
データバス４８ｂと接続する。これにより、ブロックＢ
への書込モードが設定される。

フェイズ２では、加算・積演算と同時にメモリブロック
Ａ４７ａに対するウェイト値のロードを行なう。このと
きには、加算回路３２．乃至３２、、及び積演算回路３
１．乃至３１．、の積演算回路の演算のための開始信号
ＳＴＰによってイネーブル信号ＩＮＡがアクティブにな
り、アドレスカウンタ４２の起動と積演算回路３１．乃
至３１、、及び加算回路３２．乃至３２、の実行起動を
行なわれる。また、同時にウェイトメモリブロックＡ４
７ａに対するウェイト値のロードが行なわれる。このロ
ードについてはブロックＢの動作から明らかであるため
、以下の動作は省略する。

フェイズ３では、出力層１６の演算に相当する処理を行
なう。フェイズ２と異なる点は、積演算の入力がフェイ
ズ２では、入力線３４がら入力したのに対し、フェイズ
３では、出力線３５をフィードバックさせて入力してい
る点である。このため、シナプス入力選択信号ＣＮＴを
論理０に設定する点と、積演算回路３１１．・・・に対
するウェイト値がウェイトメモリブロックＡがら行なわ
れるため、ウェイトメモリブロック選択信号ＳＥＬｗが
論理Ｏに設定される点である。

［発明の効果］以上述べたように、本発明によれば、実装する神経回路
の数は１層分だけでよく、また、シナプス演算のための
ウェイト値を保持するメモリを２層分の２ブロツクだけ
持つことにより、少ない回路規模で大規模な神経回路網
を１チツプに構成することができる。

【図面の簡単な説明】

第１図は本発明の実施例に係る神経回路網装置のブロッ
ク図、第２図は同装置の動作を示すタイミング図、第３
図は神経細胞回路の構成を示す模式図、第４図は階層型
神経回路網の模式図である。

Claims

【特許請求の範囲】

（１）複数の神経細胞回路と、これら神経細胞回路のシ
ナプス演算のためのウェイト値を記憶する第１及び第２
のウェイト記憶手段と、前記第１及び第２のウェイト記
憶手段のうちの何れか一方の記憶手段からのウェイト値
を読み出して前記シナプス演算を実行させると共に他方
の記憶手段に対して外部からのウェイト値の読み込みを
行なわせる制御手段と、前記神経回路網の出力を入力側
に帰還させる帰還経路とを有することを特徴とする神経
回路網装置。
（２）アドレスカウンタと、このアドレスカウンタから
供給されるアドレスと外部から供給されるアドレスとを
選択して前記第１及び第２のウェイト記憶手段に供給す
るクロスバスイッチとを更に備え、前記シナプス演算に
供されるウェイト値は前記アドレスカウンタから供給さ
れるアドレスによって前記第１又は第２のウェイト記憶
手段から読み出され、前記第１又は第２の記憶手段に対
するウェイト値の書込は、前記外部からのアドレスを指
定することにより行なうことを特徴とする請求項１に記
載の神経回路網装置。
（３）前記第１又は第２のウェイト記憶手段からのウェ
イト値は、１種類のウェイト出力バスを介して選択的に
前記神経細胞回路に供給されるものであることを特徴と
する請求項１又は２に記載の神経回路網装置。