JPH04157693A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04157693A JPH04157693A JP2283939A JP28393990A JPH04157693A JP H04157693 A JPH04157693 A JP H04157693A JP 2283939 A JP2283939 A JP 2283939A JP 28393990 A JP28393990 A JP 28393990A JP H04157693 A JPH04157693 A JP H04157693A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000003491 array Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 108091008717 AR-A Proteins 0.000 description 1
- 241001284252 Allopathes Species 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に連続したアドレスの
データを連続して出力する半導体メモリに関する。
データを連続して出力する半導体メモリに関する。
従来のこの種の半導体メモリは、第５図に示すように、
行方向１列方向に配列された複数のメモリセル、及びこ
れらメモリセルと接続する複数のワード線、デイジット
線を備え、選択されたアドレスから記憶されているデー
タを読出すメモリセルアレイ１と、外部からの行アドレ
ス信号ＡＤＵを入力して保持し対応する行アドレス内部
信号ＡＲを出力する行アドレスバッファ回路２と、外部
からの列アドレス信号ＡＤＬを入力して保持し対応する
第１の列アドレス内部信号ＡＣＩを出力する列アドレス
バッフアロ路３と、列アドレス内部信号ＡＣＩの値を初
期値としてクロックパルスＣＬＫが入力されるごとにカ
ウントアツプするカウンタ列アドレス信号ＡＣ２Ａを出
力するアップカウンタ４Ａと、行アドレス内部信号ＡＲ
をデコードしてメモリセルアレイ１のワード線の１本を
選択レベルとし、このワード線と接続するメモリセルを
行単位で選択する行アドレスデコーダ６と、カウンタ列
アドレス信号Ａ Ｃ２Ａをデコードしてメモリセルアレ
イ１のデジット線を選択する列アドレスデコーダ７Ａと
、この列アドレスデコーダ７＾からのメモリセルアレイ
１の各デイジット線のデータを増幅して出力するセンス
増幅器９とを有する構成となっている。
行方向１列方向に配列された複数のメモリセル、及びこ
れらメモリセルと接続する複数のワード線、デイジット
線を備え、選択されたアドレスから記憶されているデー
タを読出すメモリセルアレイ１と、外部からの行アドレ
ス信号ＡＤＵを入力して保持し対応する行アドレス内部
信号ＡＲを出力する行アドレスバッファ回路２と、外部
からの列アドレス信号ＡＤＬを入力して保持し対応する
第１の列アドレス内部信号ＡＣＩを出力する列アドレス
バッフアロ路３と、列アドレス内部信号ＡＣＩの値を初
期値としてクロックパルスＣＬＫが入力されるごとにカ
ウントアツプするカウンタ列アドレス信号ＡＣ２Ａを出
力するアップカウンタ４Ａと、行アドレス内部信号ＡＲ
をデコードしてメモリセルアレイ１のワード線の１本を
選択レベルとし、このワード線と接続するメモリセルを
行単位で選択する行アドレスデコーダ６と、カウンタ列
アドレス信号Ａ Ｃ２Ａをデコードしてメモリセルアレ
イ１のデジット線を選択する列アドレスデコーダ７Ａと
、この列アドレスデコーダ７＾からのメモリセルアレイ
１の各デイジット線のデータを増幅して出力するセンス
増幅器９とを有する構成となっている。
アップカウンタ４Ａは、列アドレス内部信号ＡＣＩの値
を初期値として、外部からのクロックパルスＣＬＫが１
凹入る度にカウンタ列アドレス信号ＣＡ ２ Ａの値を
１づつ増加させて出力し、最大値になるとリセットされ
て再びカウントアツプし出力する。任意の行アドレスを
１つデコードしてメモリセルアレイｌ内の１本のワード
線を選択状態にする。
を初期値として、外部からのクロックパルスＣＬＫが１
凹入る度にカウンタ列アドレス信号ＣＡ ２ Ａの値を
１づつ増加させて出力し、最大値になるとリセットされ
て再びカウントアツプし出力する。任意の行アドレスを
１つデコードしてメモリセルアレイｌ内の１本のワード
線を選択状態にする。
次にアップカウンタ４ＡにクロックパルスＣＬＫを入力
することにより、１つの行アドレスに対する全ての列ア
ドレスのメモリセルアレイ１内のデータをバースト転送
することができる。
することにより、１つの行アドレスに対する全ての列ア
ドレスのメモリセルアレイ１内のデータをバースト転送
することができる。
Ｃ発明が解決しようとする課題〕
この従来の半導体メモリでは、行アドレスデコーダ６、
メモリセルアレイ１が１系統であるため、あるワード線
を選択した状態で列アドレスを連続的に変えてバースト
転送する場合、１つのワード線につながるメモリセルの
数、つまり列アドレスをデコードした数以上にバースト
転送するには、外部からのアドレス信号を切換える必要
があるため困難であるという問題点があった。
メモリセルアレイ１が１系統であるため、あるワード線
を選択した状態で列アドレスを連続的に変えてバースト
転送する場合、１つのワード線につながるメモリセルの
数、つまり列アドレスをデコードした数以上にバースト
転送するには、外部からのアドレス信号を切換える必要
があるため困難であるという問題点があった。
本発明の目的は、外部からのアドレス信号を切換えるこ
となく容易に複数のワード線につながるメモリセルのデ
ータを連続してバースト転送することができる半導体メ
モリを提供することにある。
となく容易に複数のワード線につながるメモリセルのデ
ータを連続してバースト転送することができる半導体メ
モリを提供することにある。
本発明の半導体メモリは、それぞれ行方向１列方向に配
列された複数のメモリセル、及びこれらメモリセルと接
続する複数のワード線、ディジット線を備え選択された
アドレスから記憶されているデータを読比す第１及び第
２のメモリセルアレイと、外部からの行アドレス信号を
保持し対応する第１の行アドレス内部信号を出力する行
アドレスバッファ回路と、外部からの列アドレス信号を
保持し対応する第１の列アドレス内部信号を出力する列
アドレスバッファ回路と、前記第１の列アドレス内部信
号の値を初期値にしてクロックパルスが入力されるごと
にカウントアツプし最大値に達した後リセットされて再
びカウントアツプする第２の列アドレス内部信号、及び
前記第１の行アドレス内部信号の値を初期値として前記
第２の列アドレス内部信号がリセットされるときカウン
トアツプする第２の行アドレス内部信号を出力するカウ
ンタ回路と、前記第２の列アドレス内部信号の所定のビ
ットに従って前記第２の行アドレス内部信号の値に１”
を加算して第３の行アドレス内部信号として出力する行
アドレス変更回路と、前記第３の行アドレス内部信号に
より前記第１のメモリセルアレイの１本のワード線を選
択レベルにしこの第１のメモリセルアレイのメモリセル
を行単位で選択する第１の行アドレスデコーダと、前記
第２の行アドレス内部信号により前記第２のメモリセル
アレイの１本のワード線を選択レベルにしこの第２のメ
モリセルアレイのメモリセルを行単位で選択する第２の
行アドレスデコーダと、前記第２の列アドレス内部信号
により前記第１及び第２のメモリセルアレイのデイジッ
ト線を選択する列アドレスデコーダと、前記第２の列ア
ドレス内部信号の所定のビットに従って前記列アドレス
デコーダにより選択された第１及び第２のメモリセルア
レイのデイジット線の一方を選択するセレクタと、この
セレクタにより選択されたデイジット線のデータを増幅
するセンス増幅器とを有している。
列された複数のメモリセル、及びこれらメモリセルと接
続する複数のワード線、ディジット線を備え選択された
アドレスから記憶されているデータを読比す第１及び第
２のメモリセルアレイと、外部からの行アドレス信号を
保持し対応する第１の行アドレス内部信号を出力する行
アドレスバッファ回路と、外部からの列アドレス信号を
保持し対応する第１の列アドレス内部信号を出力する列
アドレスバッファ回路と、前記第１の列アドレス内部信
号の値を初期値にしてクロックパルスが入力されるごと
にカウントアツプし最大値に達した後リセットされて再
びカウントアツプする第２の列アドレス内部信号、及び
前記第１の行アドレス内部信号の値を初期値として前記
第２の列アドレス内部信号がリセットされるときカウン
トアツプする第２の行アドレス内部信号を出力するカウ
ンタ回路と、前記第２の列アドレス内部信号の所定のビ
ットに従って前記第２の行アドレス内部信号の値に１”
を加算して第３の行アドレス内部信号として出力する行
アドレス変更回路と、前記第３の行アドレス内部信号に
より前記第１のメモリセルアレイの１本のワード線を選
択レベルにしこの第１のメモリセルアレイのメモリセル
を行単位で選択する第１の行アドレスデコーダと、前記
第２の行アドレス内部信号により前記第２のメモリセル
アレイの１本のワード線を選択レベルにしこの第２のメ
モリセルアレイのメモリセルを行単位で選択する第２の
行アドレスデコーダと、前記第２の列アドレス内部信号
により前記第１及び第２のメモリセルアレイのデイジッ
ト線を選択する列アドレスデコーダと、前記第２の列ア
ドレス内部信号の所定のビットに従って前記列アドレス
デコーダにより選択された第１及び第２のメモリセルア
レイのデイジット線の一方を選択するセレクタと、この
セレクタにより選択されたデイジット線のデータを増幅
するセンス増幅器とを有している。
また、カウンタ回路を、第１の列アドレス信号の値を初
期値としてクロックパルスが入力されるごとにカウント
ダウンし最小値に達した後最大値に戻って再びカウント
ダウンする第２の列アドレス内部信号、及び第１の行ア
ドレス内部信号の値を初期値として前記第２の列アドレ
ス信号が最大値に戻るときカウントダウンする第２の行
アドレス内部信号を出力する構成とし、行アドレス変更
回路を、前記第２の列アドレス内部信号の所定のビット
の反転信号に従って前記第２の行アドレス内部信号の値
に“１”を減算して第３の行アドレス内部信号として出
力する構成とし、前記第２の行アドレス内部信号を第１
の行アドレスデコーダに入力し、前記第３の行アドレス
内部信号を第２の行アドレスデコーダに入力するように
して構成される。
期値としてクロックパルスが入力されるごとにカウント
ダウンし最小値に達した後最大値に戻って再びカウント
ダウンする第２の列アドレス内部信号、及び第１の行ア
ドレス内部信号の値を初期値として前記第２の列アドレ
ス信号が最大値に戻るときカウントダウンする第２の行
アドレス内部信号を出力する構成とし、行アドレス変更
回路を、前記第２の列アドレス内部信号の所定のビット
の反転信号に従って前記第２の行アドレス内部信号の値
に“１”を減算して第３の行アドレス内部信号として出
力する構成とし、前記第２の行アドレス内部信号を第１
の行アドレスデコーダに入力し、前記第３の行アドレス
内部信号を第２の行アドレスデコーダに入力するように
して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、それぞれ行方向１列方向に配列された複
数のメモリセル、及びこれらメモリセルと接続する複数
のワード線、デイジット線を備え、選択されたアドレス
から記憶されているデータを読比す第１及び第２のメモ
リセルアレイｌＡ、ｌｅと、外部からの行アドレス信号
ＡＤＵを保持し対応する第１の行アドレス内部信号ＡＲ
１を出力する行アドレスバッファ回路２と、外部からの
列アドレス信号ＡＤＬを保持し対応する第１の列アドレ
ス内部信号ＡＣＩを出力する列アドレスバッファ回路３
と、第１の列アドレス内部信号ＡＣＩの値を初期値にし
てクロックパルスＣＬＫが入力されるごとにカウントア
ツプし最大値に達した後リセットされて再びカウントア
ツプする第２の列アドレス内部信号ＡＣ２，及び第１の
行アドレス内部信号ＡＲＩの値を初期値として第２の列
アドレス内部信号ＡＣ２がリセットされるときカウント
アツプする第２の行アドレス内部信号ＡＲ２を出力する
カウンタ回路４と、加算器５１を備え、第２の列アドレ
ス内部信号ＡＣ２の最上位ビットＣＭＳＢに従って第２
の行アドレス内部信号ＡＲ２の値に“１”を加算して第
３の行アドレス内部信号ＡＲ３として出力する行アドレ
ス変更回路５と、第３の行アドレス内部信号ＡＲ３によ
り第１のメモリセルアレイＩＡの１本のワード線を選択
レベルにしこの第１のメモリセルアレイＩＡのメモリセ
ルを行単位で選択する第１の行アドレスデコーダ６Ａと
、第２の行アドレス内部信号ＡＲ２により第２のメモリ
セルアレイＩＢの１本のワード線を選択レベルにしこの
第２のメモリセルアレイＩＢのメモリセルを行単位で選
択する第２の行アドレスデコーダ６！１と、第２の列ア
ドレス内部信号ＡＣ２により第１及び第２のメモリセル
アレイＩＡ、１Ｂのデイジット線を選択する列アドレス
デコーダ７と、第２の列アドレス内部信号ＡＣ２の最上
値ビットＣＭＳＢに従って列アドレスデコーダ７により
選択された第１及び第２のメモリセルアレイＩＡ、ＩＢ
のデイジット線の一方を選択するセレクタ８と、このセ
レクタ８により選択されたデイジット線のデータを増幅
するセンス増幅器９とを有する構成となっている。
数のメモリセル、及びこれらメモリセルと接続する複数
のワード線、デイジット線を備え、選択されたアドレス
から記憶されているデータを読比す第１及び第２のメモ
リセルアレイｌＡ、ｌｅと、外部からの行アドレス信号
ＡＤＵを保持し対応する第１の行アドレス内部信号ＡＲ
１を出力する行アドレスバッファ回路２と、外部からの
列アドレス信号ＡＤＬを保持し対応する第１の列アドレ
ス内部信号ＡＣＩを出力する列アドレスバッファ回路３
と、第１の列アドレス内部信号ＡＣＩの値を初期値にし
てクロックパルスＣＬＫが入力されるごとにカウントア
ツプし最大値に達した後リセットされて再びカウントア
ツプする第２の列アドレス内部信号ＡＣ２，及び第１の
行アドレス内部信号ＡＲＩの値を初期値として第２の列
アドレス内部信号ＡＣ２がリセットされるときカウント
アツプする第２の行アドレス内部信号ＡＲ２を出力する
カウンタ回路４と、加算器５１を備え、第２の列アドレ
ス内部信号ＡＣ２の最上位ビットＣＭＳＢに従って第２
の行アドレス内部信号ＡＲ２の値に“１”を加算して第
３の行アドレス内部信号ＡＲ３として出力する行アドレ
ス変更回路５と、第３の行アドレス内部信号ＡＲ３によ
り第１のメモリセルアレイＩＡの１本のワード線を選択
レベルにしこの第１のメモリセルアレイＩＡのメモリセ
ルを行単位で選択する第１の行アドレスデコーダ６Ａと
、第２の行アドレス内部信号ＡＲ２により第２のメモリ
セルアレイＩＢの１本のワード線を選択レベルにしこの
第２のメモリセルアレイＩＢのメモリセルを行単位で選
択する第２の行アドレスデコーダ６！１と、第２の列ア
ドレス内部信号ＡＣ２により第１及び第２のメモリセル
アレイＩＡ、１Ｂのデイジット線を選択する列アドレス
デコーダ７と、第２の列アドレス内部信号ＡＣ２の最上
値ビットＣＭＳＢに従って列アドレスデコーダ７により
選択された第１及び第２のメモリセルアレイＩＡ、ＩＢ
のデイジット線の一方を選択するセレクタ８と、このセ
レクタ８により選択されたデイジット線のデータを増幅
するセンス増幅器９とを有する構成となっている。
次に、この実施例の動作について説明する。
第２図（ａ＞、（ｂ）及び第３図はそれぞれこの実施例
の動作を説明するためのメモリセルアレイＬＡ、ＩＢの
アドレス配置図及び各部信号のタイミング図である。
の動作を説明するためのメモリセルアレイＬＡ、ＩＢの
アドレス配置図及び各部信号のタイミング図である。
第３の行アドレス内部信号ＡＲ３と対応するメモリセル
アレイＩＡの行アドレスをＸ（１＞ 。
アレイＩＡの行アドレスをＸ（１＞ 。
Ｘ（３）、・・Ｘ ＜２Ａ＋１） 、第２の行アドレス
内部信号ＡＲ２と対応するメモリセルアレイＩＢの行ア
ドレスをＸ（２） 、 Ｘ（４） 、・・・Ｘ（２Ａ＞
、（Ａは整数）で示す。また、第２の列アドレス内部信
号ＡＣ２と対応するメモリセルアレイＩＡ、ＩＢの列ア
ドレスをＹ（１） 、 Ｙ（２） 、・・・、 Ｙ（Ｎ
＞ 。
内部信号ＡＲ２と対応するメモリセルアレイＩＢの行ア
ドレスをＸ（２） 、 Ｘ（４） 、・・・Ｘ（２Ａ＞
、（Ａは整数）で示す。また、第２の列アドレス内部信
号ＡＣ２と対応するメモリセルアレイＩＡ、ＩＢの列ア
ドレスをＹ（１） 、 Ｙ（２） 、・・・、 Ｙ（Ｎ
＞ 。
Ｙ（Ｎ＋１） 、・・・、 Ｙ（Ｎ＋Ｎ） （Ｎは正
の整数）で示す。
の整数）で示す。
一例として、メモリセルアレイＩＡのアドレス（Ｘ（１
） 、 Ｙ（１） ）から読出しを開始する場合につい
て説明する。
） 、 Ｙ（１） ）から読出しを開始する場合につい
て説明する。
（Ｘ（１） 、 Ｙ（１） ）と対応する外部からのア
ドレス信号（ＡＤＵ、ＡＤＬ）が入力され、行アドレス
内部信号ＡＲ２が出力されると、始めに、メモリセルア
レイｌ１１１の行アドレスＸ（２）が選択され、また、
行アドレス変更回路５によりメモリセルアレイＩＡは行
アドレスＸ（１） 、 Ｘ＜３）のどちらかの行アドレ
スを選択されるが、この場合、列アドレス最上位ビット
ＣＭＳＢ低レベル゛０”であるので、行アドレスＸ（２
）と同じ位置のＸ（１）が選択される。
ドレス信号（ＡＤＵ、ＡＤＬ）が入力され、行アドレス
内部信号ＡＲ２が出力されると、始めに、メモリセルア
レイｌ１１１の行アドレスＸ（２）が選択され、また、
行アドレス変更回路５によりメモリセルアレイＩＡは行
アドレスＸ（１） 、 Ｘ＜３）のどちらかの行アドレ
スを選択されるが、この場合、列アドレス最上位ビット
ＣＭＳＢ低レベル゛０”であるので、行アドレスＸ（２
）と同じ位置のＸ（１）が選択される。
メモリセルアレイＩＡの行アドレスＸ（１）のデータが
全て読出され、続いてメモリセルアレイＩＢのアドレス
（Ｘ（２） 、 Ｙ（Ｎ＋１） ’）のデータが読出さ
れ、その時列アドレス内部信号ＡＣ２の最上位ビットＣ
ＭＳＢが“０“がら“１”に切換わり、加算器５１によ
り“１″が加算され、メモリセルアレイＩＡの行アドレ
スはＸ（１）からＸ（３）に１つ増加する。
全て読出され、続いてメモリセルアレイＩＢのアドレス
（Ｘ（２） 、 Ｙ（Ｎ＋１） ’）のデータが読出さ
れ、その時列アドレス内部信号ＡＣ２の最上位ビットＣ
ＭＳＢが“０“がら“１”に切換わり、加算器５１によ
り“１″が加算され、メモリセルアレイＩＡの行アドレ
スはＸ（１）からＸ（３）に１つ増加する。
列アドレス内部信号ＡＣ２が最大値になり、次にリセッ
トされると、行アドレス内部信号ＡＲ２はＸ（３）とな
り、従って行アドレスの選択状態は、Ｘ（１） 、 Ｘ
（２）→Ｘ（２） 、 Ｘ（３）→Ｘ（３）。
トされると、行アドレス内部信号ＡＲ２はＸ（３）とな
り、従って行アドレスの選択状態は、Ｘ（１） 、 Ｘ
（２）→Ｘ（２） 、 Ｘ（３）→Ｘ（３）。
Ｘ（４）と順番に移って行く。
また、セレクタ８は、最上位ビットＣＭＳ’Ｂが” ｏ
”のときメモリセルアレイＩＡ側、” １ ”のとき
メモリセルアレイＩＢ側を選択するので、出力データＤ
ＴＯは、第３図に示すように、アドレス＜Ｘ（１） 、
Ｙ（１） ）から順次読比されたものとなる。
”のときメモリセルアレイＩＡ側、” １ ”のとき
メモリセルアレイＩＢ側を選択するので、出力データＤ
ＴＯは、第３図に示すように、アドレス＜Ｘ（１） 、
Ｙ（１） ）から順次読比されたものとなる。
この実施例では、読出し中の行アドレスより１つ先行さ
せて行アドレスを選択することができ、外部からのアド
レス信号（ＡＤＵ、ＡＤＬ）を切換ることなく、クロッ
クパルスＣＬＫのみで任意のアドレスから任意のアドレ
スまで連続したアドレスのデータをバースト転送するこ
とができる。
せて行アドレスを選択することができ、外部からのアド
レス信号（ＡＤＵ、ＡＤＬ）を切換ることなく、クロッ
クパルスＣＬＫのみで任意のアドレスから任意のアドレ
スまで連続したアドレスのデータをバースト転送するこ
とができる。
第４図は本発明の第２の実施例を示すブロック区である
。
。
この実施例は、カウンタ回路をダウンカウンタ１０とし
、行アドレス変更回路５Ａを減算器５２及びインバータ
ＩＶＩで構成し、第１の実施例がアドレスを昇順にして
読比しているのに対し、降順に読出すようにしたもので
、基本動作及び効果は第１の実施例と同様である。
、行アドレス変更回路５Ａを減算器５２及びインバータ
ＩＶＩで構成し、第１の実施例がアドレスを昇順にして
読比しているのに対し、降順に読出すようにしたもので
、基本動作及び効果は第１の実施例と同様である。
以上説明したように本発明は、複数のメモリセルアレイ
及び行アドレスデコーダとカウンタ回路及び行アドレス
変更回路を設け、クロックパルスにより、メモリセルア
レイの各行ごとに順次データを読出す構成とすることに
より、外部からのアドレス信号を切換えることなく、複
数のワード線につながるメモリセルのデータを、容易に
連続してバースト転送することができる効果がある。
及び行アドレスデコーダとカウンタ回路及び行アドレス
変更回路を設け、クロックパルスにより、メモリセルア
レイの各行ごとに順次データを読出す構成とすることに
より、外部からのアドレス信号を切換えることなく、複
数のワード線につながるメモリセルのデータを、容易に
連続してバースト転送することができる効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図（ａ）、（ｂ）及び第３図は第１図に示された実施例
の動作を説明するための第１．第２のメモリセルアレイ
のアドレス配置刃及び各部信号のタイミング図、第４図
は本発明の第２の実施例を示すブロック図、第５図は従
来の半導体メモリの一例を示すブロック図である。 １、ＩＡ、 １Ｂ・・・メモリセルアレイ、２・・・
行アドレスバッファ回路、３・・・列アドレスバッファ
回路、４．４Ａ・・・アップカウンタ、５．５Ａ・・・
行アドレス変更回路、６．６Ａ 、６ａ・・・行アドレ
スデコーダ、７，７Ａ・・・列アドレスデコーダ、８・
・・セレクタ、９・・・センス増幅器、１０・・・ダウ
ンカウンタ、５１・・・加算器、５２・・・減算器、Ｉ
ＶＩ・・・インバータ。
図（ａ）、（ｂ）及び第３図は第１図に示された実施例
の動作を説明するための第１．第２のメモリセルアレイ
のアドレス配置刃及び各部信号のタイミング図、第４図
は本発明の第２の実施例を示すブロック図、第５図は従
来の半導体メモリの一例を示すブロック図である。 １、ＩＡ、 １Ｂ・・・メモリセルアレイ、２・・・
行アドレスバッファ回路、３・・・列アドレスバッファ
回路、４．４Ａ・・・アップカウンタ、５．５Ａ・・・
行アドレス変更回路、６．６Ａ 、６ａ・・・行アドレ
スデコーダ、７，７Ａ・・・列アドレスデコーダ、８・
・・セレクタ、９・・・センス増幅器、１０・・・ダウ
ンカウンタ、５１・・・加算器、５２・・・減算器、Ｉ
ＶＩ・・・インバータ。
Claims (1)
- 【特許請求の範囲】 １、それぞれ行方向、列方向に配列された複数のメモリ
セル、及びこれらメモリセルと接続する複数のワード線
、ディジット線を備え選択されたアドレスから記憶され
ているデータを読出す第１及び第２のメモリセルアレイ
と、外部からの行アドレス信号を保持し対応する第１の
行アドレス内部信号を出力する行アドレスバッファ回路
と、外部からの列アドレス信号を保持し対応する第１の
列アドレス内部信号を出力する列アドレスバッファ回路
と、前記第１の列アドレス内部信号の値を初期値にして
クロックパルスが入力されるごとにカウントアップし最
大値に達した後リセットされて再びカウントアップする
第２の列アドレス内部信号、及び前記第１の行アドレス
内部信号の値を初期値として前記第２の列アドレス内部
信号がリセットされるときカウントアップする第２の行
アドレス内部信号を出力するカウンタ回路と、前記第２
の列アドレス内部信号の所定のビットに従って前記第２
の行アドレス内部信号の値に“１”を加算して第３の行
アドレス内部信号として出力する行アドレス変更回路と
、前記第３の行アドレス内部信号により前記第１のメモ
リセルアレイの１本のワード線を選択レベルにしこの第
１のメモリセルアレイのメモリセルを行単位で選択する
第１の行アドレスデコーダと、前記第２の行アドレス内
部信号により前記第２のメモリセルアレイの１本のワー
ド線を選択レベルにしこの第２のメモリセルアレイのメ
モリセルを行単位で選択する第２の行アドレスデコーダ
と、前記第２の列アドレス内部信号により前記第１及び
第２のメモリセルアレイのディジット線を選択する列ア
ドレスデコーダと、前記第２の列アドレス内部信号の所
定のビットに従って前記列アドレスデコーダにより選択
された第１及び第２のメモリセルアレイのデイジット線
の一方を選択するセレクタと、このセレクタにより選択
されたディジット線のデータを増幅するセンス増幅器と
を有することを特徴とする半導体メモリ。 ２、カウンタ回路を、第１の列アドレス信号の値を初期
値としてクロックパルスが入力されるごとにカウントダ
ウンし最小値に達した後最大値に戻って再びカウントダ
ウンする第２の列アドレス内部信号、及び第１の行アド
レス内部信号の値を初期値として前記第２の列アドレス
信号が最大値に戻るときカウントダウンする第２の行ア
ドレス内部信号を出力する構成とし、行アドレス変更回
路を、前記第２の列アドレス内部信号の所定のビットの
反転信号に従って前記第２の行アドレス内部信号の値に
“１”を減算して第３の行アドレス内部信号として出力
する構成とし、前記第２の行アドレス内部信号を第１の
行アドレスデコーダに入力し、前記第３の行アドレス内
部信号を第２の行アドレスデコーダに入力するようにし
た請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2283939A JPH04157693A (ja) | 1990-10-22 | 1990-10-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2283939A JPH04157693A (ja) | 1990-10-22 | 1990-10-22 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04157693A true JPH04157693A (ja) | 1992-05-29 |
Family
ID=17672176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2283939A Pending JPH04157693A (ja) | 1990-10-22 | 1990-10-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04157693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106651B2 (en) | 2003-02-18 | 2006-09-12 | Spansion Llc | Semiconductor memory device and method of reading data from semiconductor memory device |
-
1990
- 1990-10-22 JP JP2283939A patent/JPH04157693A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106651B2 (en) | 2003-02-18 | 2006-09-12 | Spansion Llc | Semiconductor memory device and method of reading data from semiconductor memory device |
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