JPH04154311A - 電界効果トランジスタ装置 - Google Patents
電界効果トランジスタ装置Info
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- JPH04154311A JPH04154311A JP28036790A JP28036790A JPH04154311A JP H04154311 A JPH04154311 A JP H04154311A JP 28036790 A JP28036790 A JP 28036790A JP 28036790 A JP28036790 A JP 28036790A JP H04154311 A JPH04154311 A JP H04154311A
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- field effect
- bonding wire
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- 230000000903 blocking effect Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 15
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- 230000003321 amplification Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/49175—Parallel arrangements
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は電界効果トランジスタ装置に関し、特にＶＨＦ
帯等の高周波帯で大電力増幅を目的として使用される電
界効果トランジスタ装置に関するものである。
帯等の高周波帯で大電力増幅を目的として使用される電
界効果トランジスタ装置に関するものである。
従来技術
従来のこの種の電界効果トランジスタの構造を第５．６
図に示しており、第５図は平面図、第６図は第５図のｅ
−ｆ線に沿う断面図である。
図に示しており、第５図は平面図、第６図は第５図のｅ
−ｆ線に沿う断面図である。
半導体容器接地面１３上に半導体容器絶縁体１２が取付
けられており、この絶縁体１２上に高周波信号入力端子
１、出力端子１１及び接地端子１０がマウントされてい
る。
けられており、この絶縁体１２上に高周波信号入力端子
１、出力端子１１及び接地端子１０がマウントされてい
る。
出力端子１１上には、例えば、２個の半導体チップ３が
マウントされており、この半導体チップ３が電力増幅用
の電界効果トランジスタとなっている。このトランジス
タ３のゲートと信号入力端子１との間は複数のボンディ
ングワイヤ８により接続されている。
マウントされており、この半導体チップ３が電力増幅用
の電界効果トランジスタとなっている。このトランジス
タ３のゲートと信号入力端子１との間は複数のボンディ
ングワイヤ８により接続されている。
第７図はこの様な高周波高出力の電界効果トランジスタ
装置の等偏口略図である。帰還容量Ｃｇｄ。
装置の等偏口略図である。帰還容量Ｃｇｄ。
入力抵抗Ｒ１、ソースインダクタンスＬｓ、 ソース
抵抗Ｒｓは負の値に比べて地小さな値である。
抵抗Ｒｓは負の値に比べて地小さな値である。
入力側すなわち、ゲート側のインピーダンスは、Ｚｉｎ
−Ｒｇ ＋ ｊ （（ω２Ｌｇ Ｃｇｓ −１）／ω
Ｃｇｓｌ ・・・・・・ （１）で表わされる。
−Ｒｇ ＋ ｊ （（ω２Ｌｇ Ｃｇｓ −１）／ω
Ｃｇｓｌ ・・・・・・ （１）で表わされる。
３００ＭＨｚ程度までのＶＨ３帯で使用される電界効果
トランジスタの場合、Ｌｇ−１〜２ｎＨ，Ｃｇｓ−５０
〜１３０ｐＦ程度であるので、（１）式の虚数部は必ず
負となる。このことは入力インピーダンスが容量性であ
ることを示している。
トランジスタの場合、Ｌｇ−１〜２ｎＨ，Ｃｇｓ−５０
〜１３０ｐＦ程度であるので、（１）式の虚数部は必ず
負となる。このことは入力インピーダンスが容量性であ
ることを示している。
従って、高周波信号入力線路と高周波電界効果トランジ
スタとの間のインピーダンス整合をとるためには、誘導
性の整合回路（例えば、低域通過フィルタ）を用いる必
要があるが、高周波信号入力端子とアースとの間に低域
通過フィルタによる整合回路を設ければ、ゲートバイア
スがこの整合回路により短絡されてしまい、トランジス
タの動作が不可能になるという問題がある。
スタとの間のインピーダンス整合をとるためには、誘導
性の整合回路（例えば、低域通過フィルタ）を用いる必
要があるが、高周波信号入力端子とアースとの間に低域
通過フィルタによる整合回路を設ければ、ゲートバイア
スがこの整合回路により短絡されてしまい、トランジス
タの動作が不可能になるという問題がある。
発明の目的
そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、容
量性の入力インピーダンスを誘導性の整合回路の付加に
より補正して、高周波信号入力線路とのインピーダンス
整合を可能とした高周波高出力電界効果トランジスタ装
置を提供することにある。
くなされたものであって、その目的とするところは、容
量性の入力インピーダンスを誘導性の整合回路の付加に
より補正して、高周波信号入力線路とのインピーダンス
整合を可能とした高周波高出力電界効果トランジスタ装
置を提供することにある。
発明の構成
本発明による電界効果トランジスタ装置は、ゲートバイ
アス電圧供給端子と、高周波入力端子と、電界効果トラ
ンジスタチップと、前記ゲートバイアス電圧供給端子と
前記チップのゲートとの間に設けられ高周波信号を遮断
するインダクタンス素子と、前記ゲートと高周波入力端
子との間に設けられ直流成分を遮断するキャパシタンス
素子と、前記高周波入力端子とアースとの間にに設けら
れたインピーダンス整合手段とを含むことを特徴とする
。
アス電圧供給端子と、高周波入力端子と、電界効果トラ
ンジスタチップと、前記ゲートバイアス電圧供給端子と
前記チップのゲートとの間に設けられ高周波信号を遮断
するインダクタンス素子と、前記ゲートと高周波入力端
子との間に設けられ直流成分を遮断するキャパシタンス
素子と、前記高周波入力端子とアースとの間にに設けら
れたインピーダンス整合手段とを含むことを特徴とする
。
実施例
次に、本発明の実施例を図面を参照しつつ詳細に説明す
る。
る。
第１図は本発明の実施例の平面図、第２図は第１図のａ
−ｂ線に沿う断面図であり、第５．６図と同等部分は同
一符号により示している。
−ｂ線に沿う断面図であり、第５．６図と同等部分は同
一符号により示している。
本発明では、入力端子１と出力端子１１の他に、更にゲ
ートバイアス電圧供給端子２及び中継端子５を設けてい
る。この中継端子５の上にキャパシタンス素子であるＭ
ＯＳ容量素子４をマウントして取付ける。入力信号は入
力端子１．ボンディングワイヤ９．中継端子５．ＭＯＳ
容量素子４．ボンディングワイヤ８を介して半導体チッ
プ３のゲートへ印加される。
ートバイアス電圧供給端子２及び中継端子５を設けてい
る。この中継端子５の上にキャパシタンス素子であるＭ
ＯＳ容量素子４をマウントして取付ける。入力信号は入
力端子１．ボンディングワイヤ９．中継端子５．ＭＯＳ
容量素子４．ボンディングワイヤ８を介して半導体チッ
プ３のゲートへ印加される。
ゲートバイアス電圧はゲートバイアス電圧供給端子２．
ボンディングワイヤ７、ＭＯＳ容量４の上部電極、ボン
ディングワイヤ８を介して半導体チップ３のゲートへ供
給される。
ボンディングワイヤ７、ＭＯＳ容量４の上部電極、ボン
ディングワイヤ８を介して半導体チップ３のゲートへ供
給される。
そして、接地端子１０と中継端子５との間にはボンディ
ングワイヤ６が設けられており、このワイヤ６が等価的
に低域通過フィルタとしても動作し、整合回路となるも
のである。
ングワイヤ６が設けられており、このワイヤ６が等価的
に低域通過フィルタとしても動作し、整合回路となるも
のである。
第１．２図の装置の等価回路が第８図（Ａ）に示されて
おり、第１．２図と同等部分は同一符号により示す。こ
の等価回路から判るように、ワイヤ７は高周波信号を遮
断するインダクタンス素子として作用し、ＭＯＳ容量素
子４はゲートバイアスを遮断する直流阻止用キャパシタ
ンス素子として作用する。
おり、第１．２図と同等部分は同一符号により示す。こ
の等価回路から判るように、ワイヤ７は高周波信号を遮
断するインダクタンス素子として作用し、ＭＯＳ容量素
子４はゲートバイアスを遮断する直流阻止用キャパシタ
ンス素子として作用する。
尚、入力端子１．ゲートバイアス端子２．中継端子５．
接地端子１０．出力端子１１は半導体容量絶縁体１２上
にメツキ技術及びホトリゾグラフィ技術等を用いて同時
形成される。接地端子１０は半導体容器接地面１３に接
続されている。
接地端子１０．出力端子１１は半導体容量絶縁体１２上
にメツキ技術及びホトリゾグラフィ技術等を用いて同時
形成される。接地端子１０は半導体容器接地面１３に接
続されている。
ボンディングワイヤ８．９は高周波信号を可能な限り低
損失で半導体チップ３へ伝達する必要があるので、使用
されるワイヤは太く、短く、本数は多くすることが要求
される。ボンディングワイヤ７は高周波信号をケートバ
イアス端子２かう漏らさないようにある程度大きなイン
ダクタスが必要である。
損失で半導体チップ３へ伝達する必要があるので、使用
されるワイヤは太く、短く、本数は多くすることが要求
される。ボンディングワイヤ７は高周波信号をケートバ
イアス端子２かう漏らさないようにある程度大きなイン
ダクタスが必要である。
ＭＯＳ容量４は＾ｕｓ１．＾ｕＳｂ等を用いて中継端子
５上にマウントされている。半導体チップ３は上°記と
同じ材料を用いて出力端子１１上にマウントされている
。
５上にマウントされている。半導体チップ３は上°記と
同じ材料を用いて出力端子１１上にマウントされている
。
本実施例での半導体チップ３はチップの基板側がドレイ
ンであるが、基板側がソースあるいはバルクである場合
は、接地端子１０の上にチップ３はマウントされる。ま
た、複数のチップを使用しているが、単数のチップに複
数の入力端子がある場合でも同じである。
ンであるが、基板側がソースあるいはバルクである場合
は、接地端子１０の上にチップ３はマウントされる。ま
た、複数のチップを使用しているが、単数のチップに複
数の入力端子がある場合でも同じである。
第８図（Ｂ）には、第８図（Ａ）の等偏口路のアドミッ
タンスチャートを示しており、インダクタンス素子６に
よる内部整合回路の付加により容量性の入力インピーダ
ンス（８点で示す）がレジスタンスのインピーダンス成
分（ｂ点で示す）となり、補正されていることを示す。
タンスチャートを示しており、インダクタンス素子６に
よる内部整合回路の付加により容量性の入力インピーダ
ンス（８点で示す）がレジスタンスのインピーダンス成
分（ｂ点で示す）となり、補正されていることを示す。
第３．４図は本発明の他の実施例を示す図であり、第３
図はその平面図、第４図は第３図のＣ−ｄ線に沿う断面
図である。第３．４図においても第１．２図と同等部分
は同一符号により示している。
図はその平面図、第４図は第３図のＣ−ｄ線に沿う断面
図である。第３．４図においても第１．２図と同等部分
は同一符号により示している。
本実施例では、第１．２図の実施例に対して接地端子１
０の位置を変更することで、中継端子５とワイヤ９を省
略している。すなわち、入力端子１上にＭＯ５容量素子
４をマウントし、入力端子１の両側縁に沿って接地端子
１０を夫々配置したものである。
０の位置を変更することで、中継端子５とワイヤ９を省
略している。すなわち、入力端子１上にＭＯ５容量素子
４をマウントし、入力端子１の両側縁に沿って接地端子
１０を夫々配置したものである。
こうすることにより、入力インダクタンスＬｇが低減で
きるので、高周波特性の改善が可能となり、またローコ
ストともなるのである。
きるので、高周波特性の改善が可能となり、またローコ
ストともなるのである。
発明の効果
叙上の如く、本発明によれば、ゲートバイアス電圧供給
端子と信号入力端子とを分割して独立に配置した構造と
なっているので、入力側に内部整合回路を付加すること
が可能となり、半導体装置内部での単位トランジスタ領
域の並列合成の際の合成損失を低減することができ、か
つ外部での整合回路の構成が容易となるという効果があ
る。
端子と信号入力端子とを分割して独立に配置した構造と
なっているので、入力側に内部整合回路を付加すること
が可能となり、半導体装置内部での単位トランジスタ領
域の並列合成の際の合成損失を低減することができ、か
つ外部での整合回路の構成が容易となるという効果があ
る。
第１図は本発明の実施例の平面図、第２図は第１図のａ
−ｂ線に沿う断面図、第３図は本発明の他の実施例の平
面図、第４図は第３図のｃ−ｄ線に沿う断面図、第５図
は従来の高周波電界効果トランジスタ装置の平面図、第
６図は第５図のｅｆ線に沿う断面図、第７図は高周波電
界効果トランジスタの等価回路図、第８図（Ａ）は本発
明の実施例の等価回路図、第８図（Ｂ）は（Ａ）の回路
のアドミッタンスの補正状態を示すアドミッタンスチャ
ートである。 主要部分の符号の説明 １・・・・・・信号入力端子 ２・・・・・・ゲートバイアス電圧供給端子 ３・・・・・半導体チップ ４・・・・・・ＭＯ３容量素子
−ｂ線に沿う断面図、第３図は本発明の他の実施例の平
面図、第４図は第３図のｃ−ｄ線に沿う断面図、第５図
は従来の高周波電界効果トランジスタ装置の平面図、第
６図は第５図のｅｆ線に沿う断面図、第７図は高周波電
界効果トランジスタの等価回路図、第８図（Ａ）は本発
明の実施例の等価回路図、第８図（Ｂ）は（Ａ）の回路
のアドミッタンスの補正状態を示すアドミッタンスチャ
ートである。 主要部分の符号の説明 １・・・・・・信号入力端子 ２・・・・・・ゲートバイアス電圧供給端子 ３・・・・・半導体チップ ４・・・・・・ＭＯ３容量素子
Claims (1)
- （１）ゲートバイアス電圧供給端子と、高周波入力端子
と、電界効果トランジスタチップと、前記ゲートバイア
ス電圧供給端子と前記チップのゲートとの間に設けられ
高周波信号を遮断するインダクタンス素子と、前記ゲー
トと高周波入力端子との間に設けられ直流成分を遮断す
るキャパシタンス素子と、前記高周波入力端子とアース
との間に設けられたインピーダンス整合手段とを含むこ
とを特徴とする電界効果トランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28036790A JPH04154311A (ja) | 1990-10-18 | 1990-10-18 | 電界効果トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28036790A JPH04154311A (ja) | 1990-10-18 | 1990-10-18 | 電界効果トランジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04154311A true JPH04154311A (ja) | 1992-05-27 |
Family
ID=17624028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28036790A Pending JPH04154311A (ja) | 1990-10-18 | 1990-10-18 | 電界効果トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04154311A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8217496B2 (en) | 2010-05-14 | 2012-07-10 | Mitsubishi Electric Corporation | Internal matching transistor |
-
1990
- 1990-10-18 JP JP28036790A patent/JPH04154311A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8217496B2 (en) | 2010-05-14 | 2012-07-10 | Mitsubishi Electric Corporation | Internal matching transistor |
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