JPH04152193A - Ｉｃカード - Google Patents
ＩｃカードInfo
- Publication number
- JPH04152193A JPH04152193A JP2279884A JP27988490A JPH04152193A JP H04152193 A JPH04152193 A JP H04152193A JP 2279884 A JP2279884 A JP 2279884A JP 27988490 A JP27988490 A JP 27988490A JP H04152193 A JPH04152193 A JP H04152193A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- contact
- card
- gnd terminal
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 5
- 230000005611 electricity Effects 0.000 abstract description 3
- 230000003068 static effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
Landscapes
- Credit Cards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
この発明は、工Ｃカード、特に入出力を行う端子に関す
るものである。
るものである。
第３図は従来のＩＣカードの端子を示す平面しであり
第４図は第３図のａ−Ａ１部の断面図で４る。
第４図は第３図のａ−Ａ１部の断面図で４る。
図において（１）はＶＣｅ端子、（２）はＧＮＤ端子、
（３）はリセット端子、（４）はクロック端子 （５）
はＩ／Ｏ端子である。
（３）はリセット端子、（４）はクロック端子 （５）
はＩ／Ｏ端子である。
第５図はＩＣカードの機能ブロック図であり。
図において、第３図と同一部分又は相当部分には同一符
号で示している。（６）はｃｐａ、（７３はＲＯＭ、（
８）はＲＡ ｖ 、（９）はバス、（ｌＯ）は入出力制
御回路（１１）はＫＥＰＲＯＭである。
号で示している。（６）はｃｐａ、（７３はＲＯＭ、（
８）はＲＡ ｖ 、（９）はバス、（ｌＯ）は入出力制
御回路（１１）はＫＥＰＲＯＭである。
次に動作について説明する！ｌ Ｖｃｃ（１）・ＧＮＤ
（２）・リセット（３）・クロック（４）・Ｉｌｏ （
５１端子が、同時に、Ｒ／’Ｗの接点と接触し電源・グ
ランド電源・クロック・リセット信号がＲ／ＷからＩＣ
カードに入力される。外部とのデータの授受は、Ｉ／Ｏ
端子（５）を介してシリアルで行っている。
（２）・リセット（３）・クロック（４）・Ｉｌｏ （
５１端子が、同時に、Ｒ／’Ｗの接点と接触し電源・グ
ランド電源・クロック・リセット信号がＲ／ＷからＩＣ
カードに入力される。外部とのデータの授受は、Ｉ／Ｏ
端子（５）を介してシリアルで行っている。
外部から入力されたシリアルデータは入出力制御回路（
／Ｏ）でシリアル／パラレル変換されパヌ（９）を介し
てＣＰＵ（６）へ取り込まれる。ＣＰ Ｕ （６）はＲ
ＯＭ（力に格納されているユーザープログラムに従って
データ処理を行い、−時的に記憶の必要なデータはＲＡ
Ｍ （８１へ格納し、又処理結果等、常時格納が必要
なデータは、データメモリとしてＥＥＦＲＯＭ （１１
）に格納する。次いで外部へ出力するデータは、入出力
制御回路（／Ｏ）でパラレル／シリアル変換を行い、Ｉ
／Ｏ端子（５）を介してシリアルで外部へ転送される。
／Ｏ）でシリアル／パラレル変換されパヌ（９）を介し
てＣＰＵ（６）へ取り込まれる。ＣＰ Ｕ （６）はＲ
ＯＭ（力に格納されているユーザープログラムに従って
データ処理を行い、−時的に記憶の必要なデータはＲＡ
Ｍ （８１へ格納し、又処理結果等、常時格納が必要
なデータは、データメモリとしてＥＥＦＲＯＭ （１１
）に格納する。次いで外部へ出力するデータは、入出力
制御回路（／Ｏ）でパラレル／シリアル変換を行い、Ｉ
／Ｏ端子（５）を介してシリアルで外部へ転送される。
［発明が解決しようとする課題］
従来のＩＣカードは以上のように構成されているので、
ＩＣカードのＲ／Ｗへの挿入状態・Ｒ／Ｗの接点の退化
などにより、端子すべてがＲ／Ｗの接点と同時に接触し
ないようになり、カードもしくはＲ／Ｗが帯電している
場合、一番最初に接触した端子に電流が流れ、ＩＣが破
壊するなどの問題点があった。
ＩＣカードのＲ／Ｗへの挿入状態・Ｒ／Ｗの接点の退化
などにより、端子すべてがＲ／Ｗの接点と同時に接触し
ないようになり、カードもしくはＲ／Ｗが帯電している
場合、一番最初に接触した端子に電流が流れ、ＩＣが破
壊するなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、Ｒ／Ｗの接点とＧＮＤ端子（２）が、他の端
子とＲ／Ｖｌの接点が接触するよりも先に接触するよう
にしたＩＣカードを得ることを目的とする・ ［課題を解決するための手段］ この発明に係るＩＣカードは、ＧＮＤ端子の厚みを他の
端子より厚く構成し、 Ｒ／’９１１の接点との接触を
、ＧＮＤ端子が最初に接触するようにしたものである。
たもので、Ｒ／Ｗの接点とＧＮＤ端子（２）が、他の端
子とＲ／Ｖｌの接点が接触するよりも先に接触するよう
にしたＩＣカードを得ることを目的とする・ ［課題を解決するための手段］ この発明に係るＩＣカードは、ＧＮＤ端子の厚みを他の
端子より厚く構成し、 Ｒ／’９１１の接点との接触を
、ＧＮＤ端子が最初に接触するようにしたものである。
この発明におけるＩＣカードは、辺の接点との接触を、
ＧＮＤ端子が最初に接触するようにしたことＫより、カ
ードもしくはＲ／９１が帯電している場合、一番最初に
接触し九〇ＮＤ端子に電流が流れ、放電される。
ＧＮＤ端子が最初に接触するようにしたことＫより、カ
ードもしくはＲ／９１が帯電している場合、一番最初に
接触し九〇ＮＤ端子に電流が流れ、放電される。
そして、他の端子は、通常ＯＲ／Ｗの接点との接触を行
う、 〔実施例〕 以下、この発明の一実施例を図について説明する。
う、 〔実施例〕 以下、この発明の一実施例を図について説明する。
第１図（ａ）は、本発明に係る一実施例を示したＩＣカ
ードの端子を示す平面図、第１図（ｂ）は第１図（ａｌ
のＢ −Ｂ’部の断面図である。
ードの端子を示す平面図、第１図（ｂ）は第１図（ａｌ
のＢ −Ｂ’部の断面図である。
第１図において、（１）〜（５）は第３図に示したもの
とほぼ同様のため説明を省略する。ここで、ＧＮＤ端子
（２）は第１図（ｂ）に示すように、Ｖｃｃ端子（１）
の厚さより所定の値大きい厚さに構成されている。
とほぼ同様のため説明を省略する。ここで、ＧＮＤ端子
（２）は第１図（ｂ）に示すように、Ｖｃｃ端子（１）
の厚さより所定の値大きい厚さに構成されている。
次に動作について説明する。
ＧＮＤ端子（２）がＲ／Ｗの接点とまず接触し、次にＶ
ｃｃ（１）・リセット（３）・クロック（４）・Ｉｌｏ
（５）端子が、同時にＲ／Ｗの接点と接触して、電源
・グランド電源−クロック・リセット信号がＲ／’Ｗか
らＩＣカードに入力される。その後は、従来技術の動作
と同様である。
ｃｃ（１）・リセット（３）・クロック（４）・Ｉｌｏ
（５）端子が、同時にＲ／Ｗの接点と接触して、電源
・グランド電源−クロック・リセット信号がＲ／’Ｗか
らＩＣカードに入力される。その後は、従来技術の動作
と同様である。
なお、上記実施例では、ＧＮＤ端子全体を厚くしたＩＣ
カードを示したが、ＧＮＤ端子とＲ／’Ｗの接点が接触
する付近だけ、ＧＮＤ端子を厚くした工Ｃカードでも、
上記実施例と同様の効果を期待できるう 〔発明の効果〕 以上のように、この発明によればＩＣカードのＧＮＤ端
子の厚さを他の端子より所定の値厚く構成したので、静
電気をＧＮＤ端子を通して放電できる。それによりＩＣ
カードを静電気による破壊から保護でき、またＩＣＣ！
Ｊ−り不良も減少するという効果が得られる。
カードを示したが、ＧＮＤ端子とＲ／’Ｗの接点が接触
する付近だけ、ＧＮＤ端子を厚くした工Ｃカードでも、
上記実施例と同様の効果を期待できるう 〔発明の効果〕 以上のように、この発明によればＩＣカードのＧＮＤ端
子の厚さを他の端子より所定の値厚く構成したので、静
電気をＧＮＤ端子を通して放電できる。それによりＩＣ
カードを静電気による破壊から保護でき、またＩＣＣ！
Ｊ−り不良も減少するという効果が得られる。
第１図（ａ）はこの発明の一実施例によるＩＣカードの
端子を示す平面図、第１図（ｂ）は第１図（ａｌの断面
図、第２図（ａ）はこの発明の他の実施例のＩＣカード
の端子を示す平面図、第２図（ｂ）は第２図（ａ）の断
面図、第３図は従来のＩＣカードの端子を示す平面図、
第４図は第３図の断面図、第５図はＩＣカードの機能ブ
ロック図である。 図において、（１）はＶｃｃ端子、（２）はＧＮＤ端子
、（３）はリセット端子、（４）はクロック端子、（５
）はＩ／Ｏ端子、（６）はＣＰ （１、（７）はＲＯＭ
、 （８）はＲＡＭ％（９）はバス、（／Ｏ）は入出
力制御回路、（１１）はＥＥＰＲＯＭである。 なお、図中、同一符号は同一、又は相当部分を示す。
端子を示す平面図、第１図（ｂ）は第１図（ａｌの断面
図、第２図（ａ）はこの発明の他の実施例のＩＣカード
の端子を示す平面図、第２図（ｂ）は第２図（ａ）の断
面図、第３図は従来のＩＣカードの端子を示す平面図、
第４図は第３図の断面図、第５図はＩＣカードの機能ブ
ロック図である。 図において、（１）はＶｃｃ端子、（２）はＧＮＤ端子
、（３）はリセット端子、（４）はクロック端子、（５
）はＩ／Ｏ端子、（６）はＣＰ （１、（７）はＲＯＭ
、 （８）はＲＡＭ％（９）はバス、（／Ｏ）は入出
力制御回路、（１１）はＥＥＰＲＯＭである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- データ処理を行うためのＣＰＵ及びユーザプログラム
を格納するＲＯＭ、データを一時記憶するＲＡＭ、デー
タを格納するための不揮発性メモリのＥＥＰＲＯＭと外
部とのデータの入出力を行うＩ／Ｏ端子、外部から電源
・リセツト・クロツクの入力を行う端子を備えたＩＣカ
ードにおいて、外部との入出力を行う端子の内、ＧＮＤ
と接続するＧＮＤ端子の厚さを他の端子より所定の値厚
く構成したことを特徴とするＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279884A JPH04152193A (ja) | 1990-10-16 | 1990-10-16 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279884A JPH04152193A (ja) | 1990-10-16 | 1990-10-16 | Ｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152193A true JPH04152193A (ja) | 1992-05-26 |
Family
ID=17617277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279884A Pending JPH04152193A (ja) | 1990-10-16 | 1990-10-16 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152193A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6945465B2 (en) * | 2000-01-25 | 2005-09-20 | Hitachi, Ltd. | Integrated circuit card having staggered sequences of connector terminals |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233697A (ja) * | 1985-08-08 | 1987-02-13 | セイコーエプソン株式会社 | Ｉｃカ−ド |
| JPS6313771B2 (ja) * | 1979-12-25 | 1988-03-28 | Ishikawajima Harima Heavy Ind | |
| JPH03159799A (ja) * | 1989-11-17 | 1991-07-09 | Matsushita Electric Ind Co Ltd | データ担体 |
-
1990
- 1990-10-16 JP JP2279884A patent/JPH04152193A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313771B2 (ja) * | 1979-12-25 | 1988-03-28 | Ishikawajima Harima Heavy Ind | |
| JPS6233697A (ja) * | 1985-08-08 | 1987-02-13 | セイコーエプソン株式会社 | Ｉｃカ−ド |
| JPH03159799A (ja) * | 1989-11-17 | 1991-07-09 | Matsushita Electric Ind Co Ltd | データ担体 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6945465B2 (en) * | 2000-01-25 | 2005-09-20 | Hitachi, Ltd. | Integrated circuit card having staggered sequences of connector terminals |
| US7048197B2 (en) | 2000-01-25 | 2006-05-23 | Renesas Technology Corp. | IC card |
| US7055757B2 (en) | 2000-01-25 | 2006-06-06 | Renesas Technology Corp. | IC card |
| US7234644B2 (en) | 2000-01-25 | 2007-06-26 | Renesas Technology Corp. | IC card |
| US7303138B2 (en) | 2000-01-25 | 2007-12-04 | Renesas Technology Corp. | Integrated circuit card having staggered sequences of connector terminals |
| US7552876B2 (en) | 2000-01-25 | 2009-06-30 | Renesas Technology Corp. | IC card |
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