JPH04142832A - Timing signal distributer - Google Patents
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- 230000005540 biological transmission Effects 0.000 claims abstract description 20
- 238000009826 distribution Methods 0.000 claims description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000010079 rubber tapping Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、複数の信号処理部にタイミング信号を分配
するタイミング信号分配装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a timing signal distribution device that distributes timing signals to a plurality of signal processing units.
(従来の技術)
クロック信号とそのクロック信号を分周した分周クロッ
ク信号等のタイミング信号を、マサボーI・上の伝送ラ
インを介して複数のプリント基板に形成された信号処理
回路に分配する場合、従来てはタイミング信号発生回路
を形成したプリント基板上で分配を行い、分配された各
タイミング信号をマサ−ホード」二に形成した複数の伝
送ラインに送出することにより、対応する信号処理回路
に分配供給するようにしている。(Prior art) When a clock signal and a timing signal such as a frequency-divided clock signal obtained by dividing the clock signal are distributed to signal processing circuits formed on a plurality of printed circuit boards via a transmission line on the Masabo I. Conventionally, distribution is performed on a printed circuit board on which a timing signal generation circuit is formed, and each distributed timing signal is sent to a plurality of transmission lines formed on a motherboard, so that it is transmitted to a corresponding signal processing circuit. We are trying to distribute the supply.
この構成ては、分配数か少ない場合、マザーボー1・」
二の伝送ライン数も少なく、送端、受端が1・]である
ため、クロック信号の周波数が数百MHzと旨くなって
も、マサ−ホード上の配線の特性インピーダンスに容易
に整合させることができる。しかし、分配数か多くなる
と、マザーボードの伝送ライン数か必然的に多くなり、
クロック信号の周波数が高くなるに従って、ライン間の
影響か無視できなくなる。With this configuration, if the number of distributions is small, the motherboard 1.
Since the number of transmission lines is small, with only one transmission end and one reception end, even if the clock signal frequency reaches several hundred MHz, it can be easily matched to the characteristic impedance of the wiring on the motherboard. I can do it. However, as the number of distribution increases, the number of transmission lines on the motherboard will inevitably increase.
As the frequency of the clock signal increases, the effects between lines cannot be ignored.
このようなことから、従来より、タイミング信発生部で
発生されるクロック信号及び分周クロック信号等の互い
に特定の位相関係を持った複数のタイミング信号をマザ
ーボードにそれぞれ1本ずつ通し、各信号処理部にタッ
ピングで信号を落とす手法がとられている。この手法は
同期多重化装置やクロスコネクト装置等のフレーム同期
化装置によく用いられている。For this reason, conventionally, a plurality of timing signals having a specific phase relationship with each other, such as a clock signal generated by a timing signal generator and a frequency-divided clock signal, are passed through the motherboard one by one, and each signal processing A method is used in which the signal is lowered by tapping. This method is often used in frame synchronization devices such as synchronous multiplexers and cross-connect devices.
第3図は上記フレーム同期化装置の構成を示すもので、
11はタイミング信号発生回路が形成されたプリント基
板(以下、タイミング信号発生部と称する)、12は伝
送ラインが形成されたマザーボード、131〜13Nは
それぞれ信号処理回路か形成されたプリント基板(以下
、信号処理部と称する)、14はマザーボード12上の
伝送ラインについて、インピーダンス整合をとって終端
するだめの終端回路が形成されたプリント基板(以下、
終端部と称する)である。FIG. 3 shows the configuration of the above frame synchronization device.
11 is a printed circuit board on which a timing signal generation circuit is formed (hereinafter referred to as a timing signal generation section), 12 is a motherboard on which a transmission line is formed, and 131 to 13N are printed circuit boards on which a signal processing circuit is formed (hereinafter referred to as a timing signal generation section). 14 is a printed circuit board (hereinafter referred to as a signal processing section) on which a termination circuit for impedance matching and termination of the transmission line on the motherboard 12 is formed.
(referred to as the terminal end).
N個の信号処理部131〜13Nは動作の基準とするり
臼ツタ信号(以下、基準クロック信号と称する) CK
+ とそのクロック信号を分周したブタ信号のフレー
ム生成用クロック信号(以下、フレーム信号と称する)
CR2を必要とする。各信号処理部13□〜13Nは、
入力した基本クロック信号CK、とフレーム信号CK
2に従って処理されたデータ信号を出力する。The N signal processing units 131 to 13N use a clock signal (hereinafter referred to as a reference clock signal) CK as a reference for operation.
+ and a clock signal for frame generation of a pig signal obtained by dividing the clock signal (hereinafter referred to as a frame signal)
Requires CR2. Each signal processing section 13□ to 13N is
Input basic clock signal CK and frame signal CK
2. Output the processed data signal according to 2.
タイミング信号発生部]1は、基本クロック信号CK
1を発生する信号源]1□と、この信号源]11の出力
を分周してフレーム信号CK2を生成する分周器]12
とて(R成される。このタイミング信号発生部11は外
部の高安定クロック源に同期する回路を含むことか多い
。クロック信号CK 、の周波数は数百M Hz 、フ
レーム信号CK2は例えば31c Hzの繰返し周波数
を持つ。Timing signal generator] 1 is the basic clock signal CK
A signal source that generates 1] 1□ and a frequency divider that divides the output of this signal source] 11 to generate a frame signal CK2] 12
This timing signal generator 11 often includes a circuit synchronized with an external highly stable clock source.The frequency of the clock signal CK is several hundred MHz, and the frame signal CK2 is, for example, 31 cHz. has a repetition frequency of
マザーボード]2はタイミング信号発生部11から出力
されるクロック信号CK、 、フレーム信号CK 2を
取り込んで伝送ラインA、Bに流し、N箇所でタップし
てN個の信号処理部13.〜13Nに送出し、さらに終
端部14に送る。また、各信号処理部1′3.〜13N
から出力されるブタ信号を取り込み、伝送ライン01〜
CNを介して終端部14に送る。The motherboard] 2 takes in the clock signals CK, . ~13N, and further sent to the terminal section 14. Furthermore, each signal processing section 1'3. ~13N
Take in the pig signal output from the transmission line 01~
It is sent to the termination section 14 via CN.
終端部14はマザーボード12がらのクロック信号CK
、、フレーム信号cK2を取り込んで、マザーボード1
2の伝送ラインA、Bとインピーンス整合をとって終端
する。また、マザーボードC]〜CNからの各信号処理
部131〜13Nの出力データ信号を取り込んで、さら
にデータ信号処理を行う。このようなデータ信号処理と
しては、例えば多重化装置の場合には多重化処理、クロ
スコネクト装置の場合にはスイッチングが考えられる。The terminal part 14 receives the clock signal CK from the motherboard 12.
,, takes in the frame signal cK2 and sends it to the motherboard 1.
It is impeded and terminated with the two transmission lines A and B. Further, the output data signals of the respective signal processing units 131 to 13N from the motherboards C] to CN are taken in and further data signal processing is performed. Examples of such data signal processing include multiplexing processing in the case of a multiplexing device and switching in the case of a cross-connect device.
ところで、マザーボード12上のクロック信号CK 、
及びフレーム信号cK2の位相関係が特定の関係で、各
信号処理部13、〜13Nに入力されるクロック信号C
K、、〜CK、N、フレーム信号CK 21− CK
2Nがそれぞれ同一の位相関係であるとすれば、例えば
]番目の信号処理部13□と8番1」の信号処理部13
Nに入力されるタイミングの時間差はマザーボード12
上の伝搬遅延のみとなる。同様に、信号処理部131と
13Nのデー夕信号出力の時間差も同じ伝搬遅延か発生
する。By the way, the clock signal CK on the motherboard 12,
and frame signal cK2 have a specific phase relationship, and the clock signal C is input to each signal processing unit 13, to 13N.
K, ... CK, N, frame signal CK 21- CK
If 2N have the same phase relationship, for example, the ]th signal processing unit 13 □ and the signal processing unit 13 of
The time difference between the timing input to N is the motherboard 12.
The above propagation delay is the only one. Similarly, the same propagation delay occurs due to the time difference between the data signal outputs of the signal processing units 131 and 13N.
したかって、終端部14に入力される各信号処理部]3
、〜13Nのデータ信号はフレーム位相か一致すること
になる。Therefore, each signal processing section input to the termination section 14]3
, ~13N data signals have the same frame phase.
しかしながら、マザーボード12上のクロック信号CK
、及びフレーム信号CK 2の伝送ラインA、Bは信号
処理部1′3、〜13Nへのタップか特性インピーダン
スを^Lず。ずな4つち、伝送ライン上にコンデンサが
付加された形態となる。この場合、終端部14ての整合
かうまくとれず、マサボートコ2上にクロック信号CK
、、フレーム信号CK 2の定在波か乗ってしまう。こ
の定在波の影響により、例えば信号処理部]31へのク
ロック信号CK + +と信号処理部13Nへのクロッ
ク信号CKINとの位相差は進行波の伝搬遅延のみでは
なくなる。However, the clock signal CK on the motherboard 12
, and the transmission lines A and B of the frame signal CK 2 have characteristic impedances of taps to the signal processing units 1'3 and 13N. In all four cases, a capacitor is added to the transmission line. In this case, the termination part 14 may not be properly matched, and the clock signal CK on the massaboard board 2 may not be properly matched.
,, the standing wave of the frame signal CK2 gets on it. Due to the influence of this standing wave, for example, the phase difference between the clock signal CK + + to the signal processing section] 31 and the clock signal CKIN to the signal processing section 13N is not only due to the propagation delay of the traveling wave.
この影響は定在波の周波数の違いに応して変動するため
、各(。号処理部13.〜1.3Nに人力するクロック
信号Ck + +〜CK 、Nとフレーム信号CK21
〜CI<2Nとの位相関係は、マザーボード12上の位
置によって異なることになる。周波数軸上で考えると、
マザーボード12上の群遅延が周波数によって異なるた
め、前記の現象が現れる。Since this influence varies depending on the difference in the frequency of the standing waves, the clock signals Ck + + to CK and the frame signal CK21 manually input to each (.13. to 1.3N)
The phase relationship between ~CI<2N will differ depending on the position on the motherboard 12. Considering on the frequency axis,
The above phenomenon occurs because the group delay on the motherboard 12 differs depending on the frequency.
これを避けるために、タップのラインに抵抗を挿入して
インピーダンスを上げる手法が考えられるか、この抵抗
を大きくするとタップ後の周波数帯域か狭くなるので、
あまり大きな抵抗を挿入することはできず、結果的にた
いした効果か得られないのか現状である。In order to avoid this, is there a way to increase the impedance by inserting a resistor into the tap line?Increasing this resistance will narrow the frequency band after the tap, so
At present, it is not possible to insert a very large resistance, and as a result, little or no effect can be obtained.
(発明が解決しようとする課題)
以上述べたように従来のタイミング信号分配装置では、
クロック信号とその分周クロック信号等の特定の位相関
係を持つべき複数のタイミング信号間の位相関係が、マ
ザーボードからタップにより各信号処理部に引き込む際
、伝送ラインの配線の容量によって、またタップの場所
によって異なってしまうという問題があった。(Problems to be Solved by the Invention) As described above, in the conventional timing signal distribution device,
When the phase relationship between multiple timing signals that should have a specific phase relationship, such as a clock signal and its frequency divided clock signal, is drawn from the motherboard to each signal processing unit using taps, it is determined by the capacitance of the transmission line wiring and the taps. The problem was that it differed depending on the location.
この発明は上記の問題を解決するためになされたもので
、各種タイミング信号間の位相関係がタップの場所に依
存せす、さらにタイミング信号の各ボードに人力する時
間差か、伝送ラインを進行する進行波の伝搬遅延のみて
決定されるタイミング信号分配装置を提供することを1
ヨ1的とする。This invention was made in order to solve the above problem, and the phase relationship between various timing signals depends on the tap location. 1. To provide a timing signal distribution device whose timing is determined only by wave propagation delay.
Let's say it's 1.
[発明の構成コ
(課題を解決するための手段)
上記目的を達成するためにこの発明に係るタイミング信
号分配装置は、互いに特定の位相関係を有する第1、第
2のタイミング信号を発生するタイミンク信号発生部と
、このタイミング信号発生部から出力されるタイミング
信号を伝送ラインに流し、当該伝送ライン上に設けられ
た複数個のタップにより複数系統に分配するマザーボー
ドと、それぞれ前記マザーボードのタップから分配され
るタイミング信号を入力しこれらのタイミング信号で信
号処理を行う複数の信号処理部とを備える回路装置に用
いられ、前記タイミング信号発生部に設けられ、前記X
S1のタイミング信号を基準として前記第2のタイミン
グ信号を位相変調して、変調された信号を前記マザーボ
ートに供給する位相変1g21手段と、前記複数の信号
処理部に個々に設けられ、かつそれぞれ前記マザーボー
ドのタップから前記変調された信号か供給され、前記第
2のタイミング信号を復調する位相復調手段とを具備し
て構成される。[Configuration of the Invention (Means for Solving the Problem) In order to achieve the above object, a timing signal distribution device according to the present invention includes a timing signal distribution device that generates first and second timing signals having a specific phase relationship with each other. A signal generator, a motherboard that sends a timing signal output from the timing signal generator to a transmission line and distributes it to multiple systems using multiple taps provided on the transmission line, and a motherboard that distributes the timing signal from the taps of the motherboard, respectively. The X
phase shifter 1g21 means for phase modulating the second timing signal based on the timing signal of S1 and supplying the modulated signal to the motherboard; The device is configured to include phase demodulation means that receives the modulated signal from a tap on the motherboard and demodulates the second timing signal.
(作用)
上記構成によるタイミング信号分配装置では、タイミン
グ信号発生部側で、第1のタイミング信号を基準として
第2のタイミング信号を位相変調しておき、信号処理部
側でマザーボードのタップから分配される変調された信
号から第2のタイミング信号を復調することにより、マ
ザーボードのタップのインピーダンスを上げ、各信号処
理部に引き込む複数のタイミング信号の位相関係を全て
一定とすることができるようにし、タップ間の伝搬遅延
を進行波の伝搬遅延のみとするようにしている。(Function) In the timing signal distribution device having the above configuration, the timing signal generating unit side modulates the phase of the second timing signal based on the first timing signal, and the signal processing unit side modulates the phase of the second timing signal from the taps on the motherboard. By demodulating the second timing signal from the modulated signal, the impedance of the tap on the motherboard is increased, and the phase relationship of the plurality of timing signals drawn into each signal processing section can all be made constant. The propagation delay between the two is set to be only that of the traveling wave.
(実施例)
以下、第1図及び第2図を参照してこの発明の一実施例
を説明する。但し、第1図において第3図と同一部分に
は同一符号を付して示し、ここでは異なる部分を中心に
説明する。(Embodiment) An embodiment of the present invention will be described below with reference to FIGS. 1 and 2. However, in FIG. 1, the same parts as in FIG. 3 are denoted by the same reference numerals, and the different parts will be mainly explained here.
第1図はその構成を示ずものて、タイミング信号発生部
1]にはさらに位相変調回路]13が追加され、分周器
1]2て得られたフレーム信号CK2をクロック信号C
K 1て位相変調して、変調フレーム信号CIり2′を
出力するようになっている。これらのクロック信号CK
、及び変調フレーム信号CI(2′は前記マザーボー
ド]2上の伝送ラインABに送出され、N個のタップを
介して信号処理部131〜1.3Nに供給されると共に
、終端部13に供給されて終端処理される。Although FIG. 1 does not show its configuration, a phase modulation circuit] 13 is further added to the timing signal generator 1], and a frame signal CK2 obtained by the frequency divider 1]2 is used as a clock signal C.
K1 is phase modulated and a modulated frame signal CI2' is output. These clock signals CK
, and modulated frame signal CI (2' is the motherboard) 2 are sent to the transmission line AB, and are supplied to the signal processing units 131 to 1.3N via N taps, and are also supplied to the termination unit 13. is terminated.
一方、信号処理部131〜13Nには位相復調回路]3
□、〜13N1か追加され、タイミング信号発生部〕1
で変調を受けたフレーム信号CK2をクロック信号CK
1て復調するようになっている。On the other hand, the signal processing units 131 to 13N include a phase demodulation circuit]3
□, ~13N1 is added, timing signal generator] 1
The frame signal CK2 modulated by the clock signal CK
1 demodulation.
上記位相変調回路113は、第2図に示すように、クロ
ック信号CK、とフレーム信号CK 2との排他的論理
和をとることによって実現できる。As shown in FIG. 2, the phase modulation circuit 113 can be realized by exclusive ORing the clock signal CK and the frame signal CK2.
逆に、位相復調回路1311〜13N1は変調フレ1
]
ム信号CK2’ とクロック信号CK、との排他的論理
和をとることによって実現できる。ここで、クロック信
号CK、と変調フレーム信号CK2のスペクトル分布は
ほぼ同一で、変調フレーム信号CK2′の方が位相変調
性だけ広がりを示すのみである。Conversely, the phase demodulation circuits 1311 to 13N1
] This can be realized by calculating the exclusive OR of the clock signal CK2' and the clock signal CK. Here, the spectral distributions of the clock signal CK and the modulated frame signal CK2 are almost the same, and the modulated frame signal CK2' only exhibits a wider spread due to the phase modulation property.
前述したように、マサ−ボート12のタップのインピー
ダンスを上げると、信号処理部131〜13Nのタップ
入力部の通過帯域が制限される。As described above, when the impedance of the taps of the motherboard 12 is increased, the passbands of the tap input sections of the signal processing sections 131 to 13N are limited.
しかし、タップ部に周波数特性を持っても、クロック信
号CK、と変調フレーム信号CK2′はほぼ同一周波数
スペクトルかつ単一スペクトルに近いため、歪みが発生
せず、線形の損失となる。However, even if the tap section has frequency characteristics, the clock signal CK and the modulated frame signal CK2' have almost the same frequency spectrum and are close to a single spectrum, so no distortion occurs and a linear loss occurs.
したがって、上記構成によるタイミング信号分配装置は
、タップ部のインピーダンスを上げることができ、各信
号処理部131〜13Nに引き込むクロック信号CK、
と変調フレーム信号CK2’の位相関係を全て一定とす
ることができる。また、終端部14での整合性を良好に
保つことかでき、タップ間の伝搬遅延を進行波の伝搬遅
]2
延のみとすることかできる。Therefore, the timing signal distribution device with the above configuration can increase the impedance of the tap section, and the clock signal CK drawn into each signal processing section 131 to 13N,
The phase relationship between the modulated frame signal CK2' and the modulated frame signal CK2' can all be kept constant. Furthermore, good matching at the terminal end 14 can be maintained, and the propagation delay between the taps can be reduced to only the propagation delay of the traveling wave.
[発明の効果〕
以上のようにこの発明によれば、各種タイミング信号間
の位相関係かタップの場所に依存せず、さらにタイミン
グ信号の各ボードに人力する時間差か、伝送ラインを進
行する進行波の伝搬遅延のみで決定されるタイミング信
号分配装置を提供することかできる。[Effects of the Invention] As described above, according to the present invention, the phase relationship between various timing signals does not depend on the location of the tap, and the time difference manually applied to each timing signal board or the traveling wave traveling on the transmission line It is possible to provide a timing signal distribution device in which the timing signal is determined only by the propagation delay of the signal.
第1図はこの発明に係るタイミング信号分配装置の一実
施例を示すブロック構成図、第2図は同実施例の位相変
調回路及び位相復調回路の動作を説明するためのタイミ
ング波形図、第3図は従来のタイミング信号分配装置の
一例を示すブロック構成図である。
11・・タイミング信号発生部、11□・・・クロ・ツ
ク信号源、]12・・分周器、1]3 ・位相変調回路
、12・・マサ−ボート、131〜13N ・信号処理
部、1311〜13N1位相復:A回路、14終端部、
CK 、・ クロック信号、CR2フレー1′3
ム信号、
A・・クロック信号伝送ライン、
B・・・フレ
ーム信号伝送ライン、
01〜CN・・・データ伝送ラ
イ
ン。FIG. 1 is a block configuration diagram showing an embodiment of a timing signal distribution device according to the present invention, FIG. 2 is a timing waveform diagram for explaining the operation of a phase modulation circuit and a phase demodulation circuit of the same embodiment, and FIG. The figure is a block diagram showing an example of a conventional timing signal distribution device. 11... Timing signal generation unit, 11□... Clock signal source, ] 12... Frequency divider, 1] 3 - Phase modulation circuit, 12... Motherboard, 131 to 13N - Signal processing unit, 1311-13N1 phase recovery: A circuit, 14 termination section,
CK, Clock signal, CR2 frame 1'3 frame signal, A... Clock signal transmission line, B... Frame signal transmission line, 01 to CN... Data transmission line.
Claims (3)
ミング信号を発生するタイミング信号発生部と、このタ
イミング信号発生部から出力されるタイミング信号を伝
送ラインに流し、当該伝送ライン上に設けられた複数個
のタップにより複数系統に分配するマザーボードと、そ
れぞれ前記マザーボードのタップから分配されるタイミ
ング信号を入力しこれらのタイミング信号で信号処理を
行う複数の信号処理部とを備える回路装置に用いられ、
前記タイミング信号発生部に設けられ、前記第1のタイ
ミング信号を基準として前記第2のタイミング信号を位
相変調して、変調された信号を前記マザーボードに供給
する位相変調手段と、前記複数の信号処理部に個々に設
けられ、かつそれぞれ前記マザーボードのタップから前
記変調された信号が供給され、前記第2のタイミング信
号を復調する位相復調手段とを具備するタイミング信号
分配装置。(1) A timing signal generation section that generates first and second timing signals having a specific phase relationship with each other, and a timing signal outputted from this timing signal generation section that is provided on the transmission line. A circuit device comprising a motherboard that distributes signals to a plurality of systems using a plurality of taps, and a plurality of signal processing sections that input timing signals distributed from the taps of the motherboard and perform signal processing using these timing signals. is,
a phase modulation means provided in the timing signal generation section, phase modulating the second timing signal based on the first timing signal and supplying the modulated signal to the motherboard; and the plurality of signal processing units. a timing signal distribution device, the timing signal distribution device comprising: a phase demodulation means which is individually provided in each section, is supplied with the modulated signal from a tap of the motherboard, and demodulates the second timing signal.
基本クロック信号であり、かつ前記第2のタイミング信
号はこの基本クロック信号を分周して得られるフレーム
信号であることを特徴とする請求項1記載のタイミング
信号分配装置。(2) The first timing signal is a basic clock signal of the signal processing section, and the second timing signal is a frame signal obtained by frequency-dividing this basic clock signal. The timing signal distribution device according to claim 1.
記フレーム信号との排他的論理和をとる構成であり、前
記位相復調手段は前記基本クロック信号と前記位相変調
手段で位相変調された変調フレーム信号との排他的論理
和をとる構成であることを特徴とする請求項2記載のタ
イミング信号分配装置。(3) The phase modulation means is configured to take an exclusive OR of the basic clock signal and the frame signal, and the phase demodulation means is configured to take a modulated frame phase-modulated by the basic clock signal and the phase modulation means. 3. The timing signal distribution device according to claim 2, wherein the timing signal distribution device is configured to take an exclusive OR with the signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2265006A JP2793351B2 (en) | 1990-10-04 | 1990-10-04 | Timing signal distribution device |
Applications Claiming Priority (1)
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JP2265006A JP2793351B2 (en) | 1990-10-04 | 1990-10-04 | Timing signal distribution device |
Publications (2)
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---|---|
JPH04142832A true JPH04142832A (en) | 1992-05-15 |
JP2793351B2 JP2793351B2 (en) | 1998-09-03 |
Family
ID=17411264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
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1990
- 1990-10-04 JP JP2265006A patent/JP2793351B2/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2015000253A (en) * | 2013-06-17 | 2015-01-05 | 株式会社ユニバーサルエンターテインメント | Game machine |
JP2015000249A (en) * | 2013-06-17 | 2015-01-05 | 株式会社ユニバーサルエンターテインメント | Game machine |
JP2015000252A (en) * | 2013-06-17 | 2015-01-05 | 株式会社ユニバーサルエンターテインメント | Game machine |
JP2016193361A (en) * | 2016-08-25 | 2016-11-17 | 株式会社ユニバーサルエンターテインメント | Game machine |
JP2016193360A (en) * | 2016-08-25 | 2016-11-17 | 株式会社ユニバーサルエンターテインメント | Game machine |
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JP2793351B2 (en) | 1998-09-03 |
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