JPH0414160A - マイクロプロセッサ応用装置 - Google Patents
マイクロプロセッサ応用装置Info
- Publication number
- JPH0414160A JPH0414160A JP2117362A JP11736290A JPH0414160A JP H0414160 A JPH0414160 A JP H0414160A JP 2117362 A JP2117362 A JP 2117362A JP 11736290 A JP11736290 A JP 11736290A JP H0414160 A JPH0414160 A JP H0414160A
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- write
- access
- data
- main
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 100
- 238000000034 method Methods 0.000 description 12
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 7
- 102100036065 Protein pitchfork Human genes 0.000 description 7
- 230000008569 process Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 101800000089 Movement protein P3N-PIPO Proteins 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は主メモリのアクセス−タイムによるシステム動
作速度の束縛を解放し、特に書き込み時の動作のスピー
ドアップを図ることができるようにしたマイクロプロセ
ッサ応用装置に関する。
作速度の束縛を解放し、特に書き込み時の動作のスピー
ドアップを図ることができるようにしたマイクロプロセ
ッサ応用装置に関する。
[従来の技術]
パソコンや、POS (販売時点管理システム;Po1
nt orsales system )等のようなマ
イクロプロセッサ(CPU)を使用したCPU応用シス
テムでは、主記憶メモリにROMやRAMを使用する。
nt orsales system )等のようなマ
イクロプロセッサ(CPU)を使用したCPU応用シス
テムでは、主記憶メモリにROMやRAMを使用する。
そして、この主記憶メモリに対するアクセスは主記憶装
置制御回路により行う。そして、近年ではこれらシステ
ムに使用するCPUも16ビツトや、32ビツトと云っ
た、上位のものを使用する結果、主記憶装置(主記憶メ
モリ)のメモリ容量も大きなものとなっている。一般に
、メモリ素子はアクセスタイムが高速なものほど、リー
ド/ライトが高速に行え、システム動作が高速となるが
、反面、アクセスタイムが高速なものほど、高価である
。そこで、システムを安価にし、且つ、システム動作を
高速化する技術としてキャッシュ・メモリが注目される
。
置制御回路により行う。そして、近年ではこれらシステ
ムに使用するCPUも16ビツトや、32ビツトと云っ
た、上位のものを使用する結果、主記憶装置(主記憶メ
モリ)のメモリ容量も大きなものとなっている。一般に
、メモリ素子はアクセスタイムが高速なものほど、リー
ド/ライトが高速に行え、システム動作が高速となるが
、反面、アクセスタイムが高速なものほど、高価である
。そこで、システムを安価にし、且つ、システム動作を
高速化する技術としてキャッシュ・メモリが注目される
。
キャッシュ・メモリは主記憶装置や外部記憶装置等のア
クセス対象をアクセスした際に、そのアクセスした内容
を一時的に保持し、次に同じアクセスがあったときには
、内容の変更がない限り、そのキャッシュ・メモリの保
持内容を使用し、本来のアクセス対象のアクセスはしな
いで、キャッシュ・メモリの保持内容で間に合わせると
云うものである。そのため、キャッシュ・メモリはアク
セス対象よりアクセス時間が短い高速のメモリ素子を使
用するが、容量はアクセス対象の全容量の数分の1〜数
十分の1程度とすることで、コストアップを最小限に抑
えて、しかも、システム動作速度の大幅なスピードアッ
プが期待できる。
クセス対象をアクセスした際に、そのアクセスした内容
を一時的に保持し、次に同じアクセスがあったときには
、内容の変更がない限り、そのキャッシュ・メモリの保
持内容を使用し、本来のアクセス対象のアクセスはしな
いで、キャッシュ・メモリの保持内容で間に合わせると
云うものである。そのため、キャッシュ・メモリはアク
セス対象よりアクセス時間が短い高速のメモリ素子を使
用するが、容量はアクセス対象の全容量の数分の1〜数
十分の1程度とすることで、コストアップを最小限に抑
えて、しかも、システム動作速度の大幅なスピードアッ
プが期待できる。
従来のこの種の装置の構成例を第4図に示す。
図中14はCPUであり、15はライトスルーあるいは
コピーパックの主記憶更新アルゴリズムに基づく外部キ
ャッシュ・サブ・システム(キャッシュ・メモリ)であ
り、通常、後述する主記憶装置の構成RAM素子より動
作速度が速いRAM素子を使用する。ここでは、アクセ
ス対象はさしあたり主記憶装置のみとするので、この外
部キャッシュ・サブ・システム15は、主記憶装置に格
納されているプログラムやデータの一部を一時的に保持
するために使用する。
コピーパックの主記憶更新アルゴリズムに基づく外部キ
ャッシュ・サブ・システム(キャッシュ・メモリ)であ
り、通常、後述する主記憶装置の構成RAM素子より動
作速度が速いRAM素子を使用する。ここでは、アクセ
ス対象はさしあたり主記憶装置のみとするので、この外
部キャッシュ・サブ・システム15は、主記憶装置に格
納されているプログラムやデータの一部を一時的に保持
するために使用する。
16はCPU14による制御のもとにDRAM (ダイ
ナミックRAM )等のメモリ素子に対する読出し/書
き込み制御等を行う主記憶装置制御部である。17はバ
スドライバであり、主記憶装置制御部16とシステム・
バス12との間で信号の授受を行うためのものである。
ナミックRAM )等のメモリ素子に対する読出し/書
き込み制御等を行う主記憶装置制御部である。17はバ
スドライバであり、主記憶装置制御部16とシステム・
バス12との間で信号の授受を行うためのものである。
18はバス・トランシーバであり、主記憶装置とシステ
ム・バスI2との間で信号の授受を行うためのものであ
る。19は比較的低速アクセスの安価なりRAM (ダ
イナミックメモリ)素子等により構成された主記憶装置
である。これらはシステム・バス12を介して接続され
ている。
ム・バスI2との間で信号の授受を行うためのものであ
る。19は比較的低速アクセスの安価なりRAM (ダ
イナミックメモリ)素子等により構成された主記憶装置
である。これらはシステム・バス12を介して接続され
ている。
このような構成において、C,PU14が主記憶装置1
9をアクセスしようとする場合、第5図に示すようにC
PU14は主記憶装置19へのアクセス・サイクルであ
るかを判定しくsl)、アクセス・サイクルであれば、
書き込みのときはデータを主記憶装置19に書き込むべ
(CPU14からアクセスすべきアドレス情報と、書き
込み制御信号を出力して書き込みを行い(s2.s3)
、読み出しのときはCPU14からアクセスすべきア
ドレス情報と、読出し制御信号を出力して読出しを行う
(s2.s4)と云った動作をする。
9をアクセスしようとする場合、第5図に示すようにC
PU14は主記憶装置19へのアクセス・サイクルであ
るかを判定しくsl)、アクセス・サイクルであれば、
書き込みのときはデータを主記憶装置19に書き込むべ
(CPU14からアクセスすべきアドレス情報と、書き
込み制御信号を出力して書き込みを行い(s2.s3)
、読み出しのときはCPU14からアクセスすべきア
ドレス情報と、読出し制御信号を出力して読出しを行う
(s2.s4)と云った動作をする。
このように、CPU14からアクセスすべきアドレス情
報と、読出し/書き込み制御指令を発生すると、これが
システム動作ス12を介して送り出され、主記憶装置制
御部IBはこの情報を受けて、主記憶装置19に読出し
/書き込み制御信号を与え、主記憶装置19はバスドラ
イバ17を介してアドレス情報を受けて、そのアドレス
情報対応の位置がアクセスされ、書き込みならば、CP
U14からシステム・バス12のデータバスラインに出
力されているデータをバストランシーバ18を介して取
り込んで、そのアクセス対象アドレスに書き込む。
報と、読出し/書き込み制御指令を発生すると、これが
システム動作ス12を介して送り出され、主記憶装置制
御部IBはこの情報を受けて、主記憶装置19に読出し
/書き込み制御信号を与え、主記憶装置19はバスドラ
イバ17を介してアドレス情報を受けて、そのアドレス
情報対応の位置がアクセスされ、書き込みならば、CP
U14からシステム・バス12のデータバスラインに出
力されているデータをバストランシーバ18を介して取
り込んで、そのアクセス対象アドレスに書き込む。
また、読出し制御ならば、主記憶装置19はそのアクセ
ス対象アドレスに記憶されているデータをパストランシ
ーバ18を介して読出してシステム・バス12上に出力
する。そして、CPU14はこれを取り込むと云った動
作をする。
ス対象アドレスに記憶されているデータをパストランシ
ーバ18を介して読出してシステム・バス12上に出力
する。そして、CPU14はこれを取り込むと云った動
作をする。
一方、外部キャッシュ・サブ・システム15がある場合
、アクセスした主記憶装置19のアドレスとそのデータ
は、割り当てられた容量の範囲でこの外部キャッシュ・
サブ・システム15に蓄えられ、この蓄えられた範囲で
しかも内容が変わらなければ、同アドレスに対する再度
のアクセスは、主記憶装置19に対してではなく、この
外部キャッシュ・サブ壷システム15に蓄えられた情報
を使用して行うことになる。
、アクセスした主記憶装置19のアドレスとそのデータ
は、割り当てられた容量の範囲でこの外部キャッシュ・
サブ・システム15に蓄えられ、この蓄えられた範囲で
しかも内容が変わらなければ、同アドレスに対する再度
のアクセスは、主記憶装置19に対してではなく、この
外部キャッシュ・サブ壷システム15に蓄えられた情報
を使用して行うことになる。
このように、主記憶装置19へのアクセスを行うと、そ
のアクセスした内容は容量の許される範囲内で最新のも
のが、外部キャッシュ・サブ・システム15に蓄えられ
、アクセスする内容がこの記憶内容と変わらない場合は
外部キャッシュ・サブ・システム15に蓄えられ内容を
使用することになり、この場合、外部キャッシュ・サブ
・システム15の使用RAM素子として、主記憶装置1
9の使用DRAM素子より、高速のRAM素子を使用す
ることにより、主記憶装[19をアクセスするに要する
時間を節約してシステム動作の高速化を図ることができ
る。
のアクセスした内容は容量の許される範囲内で最新のも
のが、外部キャッシュ・サブ・システム15に蓄えられ
、アクセスする内容がこの記憶内容と変わらない場合は
外部キャッシュ・サブ・システム15に蓄えられ内容を
使用することになり、この場合、外部キャッシュ・サブ
・システム15の使用RAM素子として、主記憶装置1
9の使用DRAM素子より、高速のRAM素子を使用す
ることにより、主記憶装[19をアクセスするに要する
時間を節約してシステム動作の高速化を図ることができ
る。
[発明が解決しようとする課8]
CPU応用システムにおいて、大きな容量の主記憶装置
を持たせた場合、主記憶装置を構成するRAM素子とし
て動作速度の速い素子は高価であるために、システムの
コストダウンのためには、動作速度の遅い素子を使用せ
ざる得ない。
を持たせた場合、主記憶装置を構成するRAM素子とし
て動作速度の速い素子は高価であるために、システムの
コストダウンのためには、動作速度の遅い素子を使用せ
ざる得ない。
それ故、主記憶装置19へのアクセスは主記憶装置を構
成しているRAM素子のアクセス・タイムにより制限さ
れ、このアクセス・タイム以上の速い動作は望めない。
成しているRAM素子のアクセス・タイムにより制限さ
れ、このアクセス・タイム以上の速い動作は望めない。
そこで、システムを安価にし、且つ、システム動作を高
速化する技術としてキャッシュ・メモリがあり、これを
使用すると、主記憶装置のアクセス・タイムが遅くても
、システム動作速度の大幅なスピードアップが期待でき
る。
速化する技術としてキャッシュ・メモリがあり、これを
使用すると、主記憶装置のアクセス・タイムが遅くても
、システム動作速度の大幅なスピードアップが期待でき
る。
すなわち、アクセス・タイムの速いメモリ素子を使用し
たキャッシュ・メモリを設け、主記憶装置をアクセスし
たときのその内容である主記憶装置のアクセスアドレス
とそのデータを、割り当てられた容量の範囲でこのキャ
ッシュ・メモリに蓄え、この蓄えられた範囲でしかも内
容が変わらなければ、同アドレスに対する再度のアクセ
スは、主記憶装置に対してではなく、このキャッシュ・
メモリに蓄えられた情報を使用して行うことにより、主
記憶装置のアクセス・タイムをカバーすることができる
。
たキャッシュ・メモリを設け、主記憶装置をアクセスし
たときのその内容である主記憶装置のアクセスアドレス
とそのデータを、割り当てられた容量の範囲でこのキャ
ッシュ・メモリに蓄え、この蓄えられた範囲でしかも内
容が変わらなければ、同アドレスに対する再度のアクセ
スは、主記憶装置に対してではなく、このキャッシュ・
メモリに蓄えられた情報を使用して行うことにより、主
記憶装置のアクセス・タイムをカバーすることができる
。
しかしながら、この場合でも、アクセス内容が新しいも
のであるときは、主記憶装置をアクセスしなければなら
ず、その結果、動作速度は主記憶装置のアクセス速度に
なって、キャッシュ0メモリによる高速化が図れない。
のであるときは、主記憶装置をアクセスしなければなら
ず、その結果、動作速度は主記憶装置のアクセス速度に
なって、キャッシュ0メモリによる高速化が図れない。
そのため、新しいデータを次々に書き込んで更新して行
くような使用形態の場合、キャッシュ・メモリによる高
速化のメリットが得られないことになる。
くような使用形態の場合、キャッシュ・メモリによる高
速化のメリットが得られないことになる。
また、同様に低速アクセスの主記憶装置を使用した場合
において、主記憶装置への書き込み制御を高速で行おう
としても、主記憶装置の使用メモリ素子のアクセス速度
で決定される速度以上に速くすることはできないことか
ら、高速アクセスが可能なシステムとする場合には高価
な高速アクセスのメモリ素子を主記憶装置に使用せねば
ならず、コストアップを避けられない。
において、主記憶装置への書き込み制御を高速で行おう
としても、主記憶装置の使用メモリ素子のアクセス速度
で決定される速度以上に速くすることはできないことか
ら、高速アクセスが可能なシステムとする場合には高価
な高速アクセスのメモリ素子を主記憶装置に使用せねば
ならず、コストアップを避けられない。
そこで、この発明の目的とするところは、動作速度の遅
いメモリ素子を使用した主記憶装置へのアクセス、特に
書き込みを行う際においても、主記憶装置のアクセス・
タイムに束縛されず、主記憶装置のアクセス・タイム以
上の高速動作を可能にするマイクロプロセッサ応用装置
を提供することにある。
いメモリ素子を使用した主記憶装置へのアクセス、特に
書き込みを行う際においても、主記憶装置のアクセス・
タイムに束縛されず、主記憶装置のアクセス・タイム以
上の高速動作を可能にするマイクロプロセッサ応用装置
を提供することにある。
[課題を解決するための手段]
上記目的を達成するため、本発明は次のように構成する
。すなわち、CPUと主記憶装置とを有し、この主記憶
装置は前記CPUのアクセス指令によってデータの読出
し・書き込みを行うようにしたマイクロプロセッサ応用
装置において、前記主記憶装置と前記CPUとの間に設
けられ、動作速度がこの主記憶装置よりも高速で、所定
の記憶容量を有する記憶素子を用いた書き込み情報バッ
ファ手段と、前記CPUのアクセス指令によって与えら
れる前記主記憶装置への書き込み情報を順次取り込んで
前記書き込み情報バッファ手段に保持させると共にこの
書き込み情報バッファ手段の保持情報を取り出して前記
主記憶装置に転送する制御手段とを設けて構成する。
。すなわち、CPUと主記憶装置とを有し、この主記憶
装置は前記CPUのアクセス指令によってデータの読出
し・書き込みを行うようにしたマイクロプロセッサ応用
装置において、前記主記憶装置と前記CPUとの間に設
けられ、動作速度がこの主記憶装置よりも高速で、所定
の記憶容量を有する記憶素子を用いた書き込み情報バッ
ファ手段と、前記CPUのアクセス指令によって与えら
れる前記主記憶装置への書き込み情報を順次取り込んで
前記書き込み情報バッファ手段に保持させると共にこの
書き込み情報バッファ手段の保持情報を取り出して前記
主記憶装置に転送する制御手段とを設けて構成する。
[作 用]
このような構成において、主記憶装置に対する読出し・
書き込みは、CPUのアクセス指令によって行うが、C
PUのアクセス指令によって与えられる前記主記憶装置
への書き込むべき情報は、順次取り込んで書き込み情報
バッファ手段に保持させ、その後に、この書き込み情報
バッファ手段に保持させた情報を取り出して前記主記憶
装置に送り書き込ませる。本システムでは書き込み情報
バッファ手段に用いている記憶素子は動作速度が主記憶
装置よりも高速であり、所定の記憶容量を有しているの
で、CPUからの書き込み情報は一旦、ここに保持させ
ることによってCPUから直接、主記憶装置に書き込ま
せる場合に比べ、保持終了までに要する時間は短くて済
む。
書き込みは、CPUのアクセス指令によって行うが、C
PUのアクセス指令によって与えられる前記主記憶装置
への書き込むべき情報は、順次取り込んで書き込み情報
バッファ手段に保持させ、その後に、この書き込み情報
バッファ手段に保持させた情報を取り出して前記主記憶
装置に送り書き込ませる。本システムでは書き込み情報
バッファ手段に用いている記憶素子は動作速度が主記憶
装置よりも高速であり、所定の記憶容量を有しているの
で、CPUからの書き込み情報は一旦、ここに保持させ
ることによってCPUから直接、主記憶装置に書き込ま
せる場合に比べ、保持終了までに要する時間は短くて済
む。
従って、本発明によれば、動作速度の遅いメモリ素子を
使用した主記憶装置へのアクセス、特に書き込みを行う
際においても、主記憶装置のアクセス・タイムに束縛さ
れず、主記憶装置のアクセス・タイム以上の高速動作を
可能にし、以て、主記憶装置のアクセス・タイムによる
システム動作速度の束縛を解放できると共に、特に書き
込み時の動作のスピードアップを図ることができるよう
になる。
使用した主記憶装置へのアクセス、特に書き込みを行う
際においても、主記憶装置のアクセス・タイムに束縛さ
れず、主記憶装置のアクセス・タイム以上の高速動作を
可能にし、以て、主記憶装置のアクセス・タイムによる
システム動作速度の束縛を解放できると共に、特に書き
込み時の動作のスピードアップを図ることができるよう
になる。
[実施例]
以下、本発明の一実施例について第1図ないし第3図を
参照して説明する。
参照して説明する。
1はCPUであり、2はキャッシュ・メモリである外部
キャッシュ・サブ・システムであって、主記憶更新アル
ゴリズムについて、メモリeライト―スルーとメモリ・
コピー・バックは両方でも使える外部キャッシュ・サブ
・システムである。
キャッシュ・サブ・システムであって、主記憶更新アル
ゴリズムについて、メモリeライト―スルーとメモリ・
コピー・バックは両方でも使える外部キャッシュ・サブ
・システムである。
この外部キャッシュ・サブ・システム2は、後述する主
記憶装置19の構成RAM素子より動作速度が速いRA
M素子を使用する。ここでは、アクセス対象はさしあた
り主記憶装置のみとするので、この外部キャッシュ・サ
ブ中システム2のキャッシング対象は、主記憶装置がC
PUIとの間で授受するプログラムやデータの一部を一
時的に保持するために使用する。
記憶装置19の構成RAM素子より動作速度が速いRA
M素子を使用する。ここでは、アクセス対象はさしあた
り主記憶装置のみとするので、この外部キャッシュ・サ
ブ中システム2のキャッシング対象は、主記憶装置がC
PUIとの間で授受するプログラムやデータの一部を一
時的に保持するために使用する。
9は主記憶アクセス・バッファ・サブ・システムであり
、動作速度の速いメモリ素子で構成されたアドレスおよ
びデータ用のp+poを有していて、主記憶装置19に
対する書き込み時にCPUIから与えられるアドレスお
よびデータを順に一時保持し、主記憶装置19に対する
書き込みはこの主記憶装置19のアクセス速度に合わせ
て順に読出して行い、FIFOが一杯になってしまった
場合は主記憶装置19のアクセス速度−に合わせた通常
の書き込み制御を行うべく、主記憶装置19のアクセス
を行うよう主記憶装置制御部工6を制御し、また、通常
のアクセスによる主記憶装置19の読出し制御を行うべ
く主記憶装置制御部1Bを制御する構成としである。
、動作速度の速いメモリ素子で構成されたアドレスおよ
びデータ用のp+poを有していて、主記憶装置19に
対する書き込み時にCPUIから与えられるアドレスお
よびデータを順に一時保持し、主記憶装置19に対する
書き込みはこの主記憶装置19のアクセス速度に合わせ
て順に読出して行い、FIFOが一杯になってしまった
場合は主記憶装置19のアクセス速度−に合わせた通常
の書き込み制御を行うべく、主記憶装置19のアクセス
を行うよう主記憶装置制御部工6を制御し、また、通常
のアクセスによる主記憶装置19の読出し制御を行うべ
く主記憶装置制御部1Bを制御する構成としである。
CPUIは主記憶装置19に対し、リード/ライトを行
った際にはその内容は外部キャッシュ・サブ・システム
2にも書き込み、後において主記憶装置19に対してア
クセスするときに、既にアクセスしたアドレスと同一ア
ドレスに対するアクセスを行う際に、そのアドレスのデ
ータが変更ないときは主記憶装置19に対してアクセス
する代わりにこの外部キャッシュ・サブ・システム2の
内容を使用するように制御する。外部キャッシュ・サブ
・システム2に保持する内容はこの外部キャッシュ・サ
ブ・システム2の容量の許す範囲内であり、それ以上の
データは古いデータを消去して空き領域を作り、ここに
最新のアクセスによる更新データを保持させると云った
ようなことで、一定容量の範囲内でデータを保持させる
。CPU1、主記憶アクセス・バッファ・サブ・システ
ム9、外部キャッシュ・サブ・システム2はシステム・
バス12を介して互いに接続されている。
った際にはその内容は外部キャッシュ・サブ・システム
2にも書き込み、後において主記憶装置19に対してア
クセスするときに、既にアクセスしたアドレスと同一ア
ドレスに対するアクセスを行う際に、そのアドレスのデ
ータが変更ないときは主記憶装置19に対してアクセス
する代わりにこの外部キャッシュ・サブ・システム2の
内容を使用するように制御する。外部キャッシュ・サブ
・システム2に保持する内容はこの外部キャッシュ・サ
ブ・システム2の容量の許す範囲内であり、それ以上の
データは古いデータを消去して空き領域を作り、ここに
最新のアクセスによる更新データを保持させると云った
ようなことで、一定容量の範囲内でデータを保持させる
。CPU1、主記憶アクセス・バッファ・サブ・システ
ム9、外部キャッシュ・サブ・システム2はシステム・
バス12を介して互いに接続されている。
主記憶アクセス拳バッファーサブ・システム9はアドレ
ス比較器3、ライト・バッファ(FIFO)コントロー
ル4、バス・ドライバ5、アドレスPIFO6、データ
PIF’07、バス・トランシーバ8により構成されて
いる。
ス比較器3、ライト・バッファ(FIFO)コントロー
ル4、バス・ドライバ5、アドレスPIFO6、データ
PIF’07、バス・トランシーバ8により構成されて
いる。
アドレス比較器3は、アドレスPIFO6内のデータと
システム・バス12からのアドレスが同一の主記憶装置
番地にマツプされているものであるがを比較して判定す
るためのアドレス・アソシアティブ・メモリと云うアド
レス比較器である。アドレス比較器3はアドレスFIF
O6内のデータとシステム・バス12からのアドレスが
主記憶装置に割り付けられた同一のアドレスのときに一
出力を発生する。
システム・バス12からのアドレスが同一の主記憶装置
番地にマツプされているものであるがを比較して判定す
るためのアドレス・アソシアティブ・メモリと云うアド
レス比較器である。アドレス比較器3はアドレスFIF
O6内のデータとシステム・バス12からのアドレスが
主記憶装置に割り付けられた同一のアドレスのときに一
出力を発生する。
ライト・バッファ(p+po)コントロール4は主記憶
アクセス・バッファ・サブ・システム9の制御の中枢を
担うものである。また、バス・ドライバ5は主記憶装置
制御部16とシステム・バス12との間で信号の授受を
行うためのものであって、主記憶アクセス・バッファ・
サブ・システム9の機能を利用しないとき(例えば、ラ
イト・バッファ・ミス・リード・サイクル等)にシステ
ム・バス12を主記憶装置制御部1Bに使用させるよう
に制御するためのものである。
アクセス・バッファ・サブ・システム9の制御の中枢を
担うものである。また、バス・ドライバ5は主記憶装置
制御部16とシステム・バス12との間で信号の授受を
行うためのものであって、主記憶アクセス・バッファ・
サブ・システム9の機能を利用しないとき(例えば、ラ
イト・バッファ・ミス・リード・サイクル等)にシステ
ム・バス12を主記憶装置制御部1Bに使用させるよう
に制御するためのものである。
アドレスPIFO6はFIFOサイクルに対し、システ
ム・バス12を介して与えられるアドレス情報を一時保
持させるための先入れ/先出しく1’1rst−3n−
f’ 1rst−out)方式のレジスタである。デー
タ1’1FO7はFIFOサイクルに対し、システム・
バス12からのデータを一時保持させる先入れ/先出し
方式のレジスタであり、バス中トランシーバ8は主記憶
アクセス・バッファ拳サブ・システム9の機能を利用し
ない時に主記憶装置19にシステム・バス12を使用さ
せるように制御するものである。主記憶装置制御部1B
はDRAM (ダイナミックRAM ’)等のメモリ素
子に対する読出し/書き込み制御等を行うためのもので
あり、これは基本的には従来のものと同じである。また
、主記憶装置19は従来と同様例えば、比較的低速アク
セスの安価なRAM素子(通常はダイナミックメモリ;
DRAM素子)を使用して構成しである。
ム・バス12を介して与えられるアドレス情報を一時保
持させるための先入れ/先出しく1’1rst−3n−
f’ 1rst−out)方式のレジスタである。デー
タ1’1FO7はFIFOサイクルに対し、システム・
バス12からのデータを一時保持させる先入れ/先出し
方式のレジスタであり、バス中トランシーバ8は主記憶
アクセス・バッファ拳サブ・システム9の機能を利用し
ない時に主記憶装置19にシステム・バス12を使用さ
せるように制御するものである。主記憶装置制御部1B
はDRAM (ダイナミックRAM ’)等のメモリ素
子に対する読出し/書き込み制御等を行うためのもので
あり、これは基本的には従来のものと同じである。また
、主記憶装置19は従来と同様例えば、比較的低速アク
セスの安価なRAM素子(通常はダイナミックメモリ;
DRAM素子)を使用して構成しである。
主記憶装置制御部16および主記憶装置19は主記憶ア
クセス・バッファ・サブ・システム9を介してシステム
・バス12に接続されている。
クセス・バッファ・サブ・システム9を介してシステム
・バス12に接続されている。
主記憶系はこのように第1階層目の構成要素である主記
憶アクセス・バッファ・サブ・システム9と、第2階層
目の構成要素である主記憶装置制御部16および主記憶
装置19の2階層構成である。
憶アクセス・バッファ・サブ・システム9と、第2階層
目の構成要素である主記憶装置制御部16および主記憶
装置19の2階層構成である。
1階層目の中心的な構成要素は高速PIPO(firs
t−1n−f 1rst−out)とFIFOコントロ
ール4であり、この高速FIFOを構成しているアドレ
スFIFO6とデータPIFO7の書き込み時間は、D
RAM素子により構成された主記憶装置19への書き込
み時間より短いものを使用している。書き込み時にアド
レスPIFO6とデータFIPO7が空なら、これに書
き込むようにすることにより、システム・バス12から
主記憶装置19へのライト・サイクルは0ウエイト・ス
テイトでアドレスFrFO6とデータFIPO7に書き
込める。
t−1n−f 1rst−out)とFIFOコントロ
ール4であり、この高速FIFOを構成しているアドレ
スFIFO6とデータPIFO7の書き込み時間は、D
RAM素子により構成された主記憶装置19への書き込
み時間より短いものを使用している。書き込み時にアド
レスPIFO6とデータFIPO7が空なら、これに書
き込むようにすることにより、システム・バス12から
主記憶装置19へのライト・サイクルは0ウエイト・ス
テイトでアドレスFrFO6とデータFIPO7に書き
込める。
これにより、主記憶装置19に書き込む場合に比べて待
ち時間なく、主記憶系に書き込むことができるようにな
る。
ち時間なく、主記憶系に書き込むことができるようにな
る。
ライト・バッファ・コントロール4は書き込み時にアド
レスFIPO6とデータPIFO7に空きがあるなら、
空きの範囲でシステム・バス12から主記憶装置19へ
書き込み要求のあるデータをその書き込みアドレス情報
と共に書き込んで保持させ、その後にこれを取り出して
主記憶装置19に書き込ませるべく制御し、また、アド
レスFIPO6とデータPIFO7に空きが無いときは
主記憶装置19を直接アクセスしてシステム・バス12
からのアドレス位置主記憶装置制御部16は機能的には
従来と同じであり、ライト・バッファ・コントロール4
は上述のような各種状態に応じた制御信号を出力するの
で、この信号に応じてアドレスPIFO6とデータFI
PO7からアドレスとデータを同時に読出して、主記憶
装N19のアクセス・タイムに合わせて該主記憶装置1
9に書き込んだり、システム・バス12からのデータを
直接、主記憶装置19に与えて書き込むべく制御する。
レスFIPO6とデータPIFO7に空きがあるなら、
空きの範囲でシステム・バス12から主記憶装置19へ
書き込み要求のあるデータをその書き込みアドレス情報
と共に書き込んで保持させ、その後にこれを取り出して
主記憶装置19に書き込ませるべく制御し、また、アド
レスFIPO6とデータPIFO7に空きが無いときは
主記憶装置19を直接アクセスしてシステム・バス12
からのアドレス位置主記憶装置制御部16は機能的には
従来と同じであり、ライト・バッファ・コントロール4
は上述のような各種状態に応じた制御信号を出力するの
で、この信号に応じてアドレスPIFO6とデータFI
PO7からアドレスとデータを同時に読出して、主記憶
装N19のアクセス・タイムに合わせて該主記憶装置1
9に書き込んだり、システム・バス12からのデータを
直接、主記憶装置19に与えて書き込むべく制御する。
以上のことにより、本システムではライト・バッファ(
アドレスFIFO6とデータPIFO7)に空きがあれ
ば、主記憶装置19へのライト・サイクルは0ウエイト
・ステイトで行われ、逆にライト・バッファ(アドレス
PIPO6とデータFIFO7)か−杯になったときは
、主記憶装置19へのライト・サイクルは従来の方式と
同様の方式を使用して書き込まれるようにする。すなわ
ち、主記憶装置19をアクセスするにあたり、主記憶装
置19 (DRAM)のアクセス・タイムに従って必要
なウェイト・ステイトを1サイクル以上、挿入してアク
セスタイミングを主記憶装置19の動作速度に合わせる
べく調整し、この調整後のタイミングで書き込む。
アドレスFIFO6とデータPIFO7)に空きがあれ
ば、主記憶装置19へのライト・サイクルは0ウエイト
・ステイトで行われ、逆にライト・バッファ(アドレス
PIPO6とデータFIFO7)か−杯になったときは
、主記憶装置19へのライト・サイクルは従来の方式と
同様の方式を使用して書き込まれるようにする。すなわ
ち、主記憶装置19をアクセスするにあたり、主記憶装
置19 (DRAM)のアクセス・タイムに従って必要
なウェイト・ステイトを1サイクル以上、挿入してアク
セスタイミングを主記憶装置19の動作速度に合わせる
べく調整し、この調整後のタイミングで書き込む。
ライト・バッファ・コントロール(FIFO) 4の主
たる動作は第2図の動作フローチャートの如きであり、
また、主記憶装置制御部1Bによる主記憶装置19への
書き込み制御は第3図の動作フローチャートの如きとな
る。
たる動作は第2図の動作フローチャートの如きであり、
また、主記憶装置制御部1Bによる主記憶装置19への
書き込み制御は第3図の動作フローチャートの如きとな
る。
第2図の動作フローチャートに従って説明すると、ライ
ト・バッファ・コントロール(’PIFO)4は主記憶
装置19へのアクセス・サイクルであるか否かを判定し
く5ll) 、アクセス・サイクルであるならば次にそ
のアクセスが読出しであるか、書き込みであるかを判定
する(s12)。その結果、“読出し”であればライト
・バッファ (FIPO6゜7)が空か否かを判定する
(s14)。その結果、空ならば主記憶装置19からの
読出しを行い(slB)、空でなければライト・バッフ
ァの保持情報を順に取り出して主記憶装置19への書き
込みを行うべく制御1 L、、 (s14.515)
、ライト・バッファの保持情報を主記憶装置19に全て
書き込んだならば、主記憶装置19からの読出しを行う
(slB)。主記憶装置19からの読出しを行ったなら
ば、sllに戻る。
ト・バッファ・コントロール(’PIFO)4は主記憶
装置19へのアクセス・サイクルであるか否かを判定し
く5ll) 、アクセス・サイクルであるならば次にそ
のアクセスが読出しであるか、書き込みであるかを判定
する(s12)。その結果、“読出し”であればライト
・バッファ (FIPO6゜7)が空か否かを判定する
(s14)。その結果、空ならば主記憶装置19からの
読出しを行い(slB)、空でなければライト・バッフ
ァの保持情報を順に取り出して主記憶装置19への書き
込みを行うべく制御1 L、、 (s14.515)
、ライト・バッファの保持情報を主記憶装置19に全て
書き込んだならば、主記憶装置19からの読出しを行う
(slB)。主記憶装置19からの読出しを行ったなら
ば、sllに戻る。
また、s12における判定の結果、“書き込み。
であれば、ライト・バッファ(FJFO6,7)が−杯
か否かを判定する(s17)。その結果、−杯でなけれ
ばデータをシステム・バス12からライト・バッファ(
FIFO6,7)に取り込むべく制御しく519) 、
−杯ならば、ライト・バッファの保持情報を取り出して
主記憶装置19への書き込みを行うべく制御しく518
) 、次にデータをシステム・バス12からライト・バ
ッファ(FIFO6,7)に取り込むべく制御しく51
9) 、sllに戻る。
か否かを判定する(s17)。その結果、−杯でなけれ
ばデータをシステム・バス12からライト・バッファ(
FIFO6,7)に取り込むべく制御しく519) 、
−杯ならば、ライト・バッファの保持情報を取り出して
主記憶装置19への書き込みを行うべく制御しく518
) 、次にデータをシステム・バス12からライト・バ
ッファ(FIFO6,7)に取り込むべく制御しく51
9) 、sllに戻る。
このように、主記憶装置19へのアクセス・サイクルの
とき、読出しならば、ライト・バッファにデータがある
ときは、このデータを主記憶装置19に書き込んでから
主記憶装置19からの読出しを行い、ライト・バッファ
にデータが無いときは直ちに主記憶装置19からの読出
しを行い、また、主記憶装置19へのアクセス・サイク
ルのとき、書き込みのときは、ライト・バッファが一杯
のときはこのライト・バッファのデータを主記憶装置1
9に書き込んでか゛らシステム・バス12上のデータを
ライト・バッファに取り込み、ライト争バッファが空の
ときは直ちにシステムやバス12上のデータをライト・
バッファに取り込むと云った制御動作をする。
とき、読出しならば、ライト・バッファにデータがある
ときは、このデータを主記憶装置19に書き込んでから
主記憶装置19からの読出しを行い、ライト・バッファ
にデータが無いときは直ちに主記憶装置19からの読出
しを行い、また、主記憶装置19へのアクセス・サイク
ルのとき、書き込みのときは、ライト・バッファが一杯
のときはこのライト・バッファのデータを主記憶装置1
9に書き込んでか゛らシステム・バス12上のデータを
ライト・バッファに取り込み、ライト争バッファが空の
ときは直ちにシステムやバス12上のデータをライト・
バッファに取り込むと云った制御動作をする。
次に主記憶装置制御部1Bによる主記憶装W19への書
き込み制御を第3図の動作フローチャートに従って説明
する。
き込み制御を第3図の動作フローチャートに従って説明
する。
主記憶装置制御部16は主記憶装置19へのアクセス・
サイクルであるか否かを判定しく520) 、アクセス
・サイクルであるならば次にライト・バッファのデータ
を主記憶装置19への書き込むか否か判定する(s21
)。その結果、書き込むならば全部のデータか否かを判
定しく522)、“全部”であればライト・バッフy
(PIFO6,7)のデータを全て主記憶装置19に書
き込む(s23)。そして、主記憶装置f19からの読
出しを行い(s24) 、s2[1に戻る。
サイクルであるか否かを判定しく520) 、アクセス
・サイクルであるならば次にライト・バッファのデータ
を主記憶装置19への書き込むか否か判定する(s21
)。その結果、書き込むならば全部のデータか否かを判
定しく522)、“全部”であればライト・バッフy
(PIFO6,7)のデータを全て主記憶装置19に書
き込む(s23)。そして、主記憶装置f19からの読
出しを行い(s24) 、s2[1に戻る。
s21における判定の結果、書き込まないならば主記憶
装置19からの読出しを行い(s24) 、s20に戻
る。s22での判定の結果、“全部“でなければ4バイ
ト分のデータをライト・バッファ(PIFO6゜7)か
ら取り出し、主記憶装置19に書き込み(s2B) 、
s20に戻る。s20の判定の結果、主記憶装置へのア
クセス・サイクルでなければ、ライト・バッファが空か
否かを判定しく525) 、空であればs20に戻り、
空でなければ4バイト分のデータをライト・バッファ(
FIFO6,7)から取り出し、主記憶装置19に書き
込み(s2B) 、s20に戻る。
装置19からの読出しを行い(s24) 、s20に戻
る。s22での判定の結果、“全部“でなければ4バイ
ト分のデータをライト・バッファ(PIFO6゜7)か
ら取り出し、主記憶装置19に書き込み(s2B) 、
s20に戻る。s20の判定の結果、主記憶装置へのア
クセス・サイクルでなければ、ライト・バッファが空か
否かを判定しく525) 、空であればs20に戻り、
空でなければ4バイト分のデータをライト・バッファ(
FIFO6,7)から取り出し、主記憶装置19に書き
込み(s2B) 、s20に戻る。
つまり、主記憶装置へのアクセス・サイクルにおいては
、ライト・バッファの保持情報を書き込む必要があるか
否かを調べ、書き込む必要があればライト・バッファの
保持情報を主記憶装置に書き込み、次に主記憶装置から
データを読出し、ライト・バッファの保持情報を書き込
む必要がある場合でも全てを書き込む必要が無ければ、
4バイト分を取り込んで主記憶装置に書き込む。そして
、主記憶装置からの読出しにおいてもこれを読み出しに
先駆けて行うことにより、ライトバッファの空きを確保
し、主記憶装置への書き込みに対する見掛上の速度を、
ライト・バッファへの書き込み速度に維持するようにす
る。
、ライト・バッファの保持情報を書き込む必要があるか
否かを調べ、書き込む必要があればライト・バッファの
保持情報を主記憶装置に書き込み、次に主記憶装置から
データを読出し、ライト・バッファの保持情報を書き込
む必要がある場合でも全てを書き込む必要が無ければ、
4バイト分を取り込んで主記憶装置に書き込む。そして
、主記憶装置からの読出しにおいてもこれを読み出しに
先駆けて行うことにより、ライトバッファの空きを確保
し、主記憶装置への書き込みに対する見掛上の速度を、
ライト・バッファへの書き込み速度に維持するようにす
る。
上記構成の本装置は、CPUIから主記憶装置19への
書き込み制御を行う場合、主記憶アクセス・バッファ・
サブ・システム9におけるライト・バッファにそのアク
セスアドレスと、データとを取り込ませ、主記憶装置1
9への書き込みはその後に主記憶アクセス・バッファ・
サブ・システム9からの指令により、主記憶装置制御部
16を制御して、ライト・バッファに保持されたデータ
を主記憶装置19に転送して記憶させる。CPUIから
主記憶装置19への書き込み制御を行う場合、ライト・
バッファが一杯であったときは、主記憶アクセス−バッ
ファ◆サブ・システム9はライトΦバッファの保持デー
タを主記憶装置19に転送して書き込ませ、これによっ
てライト・バッファに空き領域を作ってから、システム
・バス12上のデータを取り込んでライト・バッファに
保持させる。その後、主記憶装置制御部16を制御して
、ライト・バッファに保持されたデータを主記憶装置1
9に転送して記憶させる。ここで、ライト・バッファが
一杯であったとき、ライト・バッファの内容の主記憶装
置19への転送を行う代わりに、主記憶装W19に対し
、直接、システム・バス12上のデータを取り込んで書
き込ませるべく、主記憶アクセス・バッファ・サブ・シ
ステム9には主記憶装置制御部18を制御させるように
してもよい。
書き込み制御を行う場合、主記憶アクセス・バッファ・
サブ・システム9におけるライト・バッファにそのアク
セスアドレスと、データとを取り込ませ、主記憶装置1
9への書き込みはその後に主記憶アクセス・バッファ・
サブ・システム9からの指令により、主記憶装置制御部
16を制御して、ライト・バッファに保持されたデータ
を主記憶装置19に転送して記憶させる。CPUIから
主記憶装置19への書き込み制御を行う場合、ライト・
バッファが一杯であったときは、主記憶アクセス−バッ
ファ◆サブ・システム9はライトΦバッファの保持デー
タを主記憶装置19に転送して書き込ませ、これによっ
てライト・バッファに空き領域を作ってから、システム
・バス12上のデータを取り込んでライト・バッファに
保持させる。その後、主記憶装置制御部16を制御して
、ライト・バッファに保持されたデータを主記憶装置1
9に転送して記憶させる。ここで、ライト・バッファが
一杯であったとき、ライト・バッファの内容の主記憶装
置19への転送を行う代わりに、主記憶装W19に対し
、直接、システム・バス12上のデータを取り込んで書
き込ませるべく、主記憶アクセス・バッファ・サブ・シ
ステム9には主記憶装置制御部18を制御させるように
してもよい。
この結果、ライト・バッファが一杯であったときには主
記憶装置I9には該主記憶装置19の動作速度に合わせ
たアクセス速度でシステム・バス12上のデータを書き
込ませることになる。
記憶装置I9には該主記憶装置19の動作速度に合わせ
たアクセス速度でシステム・バス12上のデータを書き
込ませることになる。
また、主記憶装置19がらの読出しはCPUIがらの読
出し制御により、主記憶アクセス・バッファ・サブ・シ
ステム9を介して主記憶装置制御部I6にその指令が与
えられ、主記憶装置制御部I6はCPUIよりシステム
・バス12上に出力されるアドレス情報をバスドライバ
5を介して受けてこのアドレス対応の格納データを主記
憶装置19がらの読出し、バストランシーバ8を介して
システム・バス12上に送り出す。
出し制御により、主記憶アクセス・バッファ・サブ・シ
ステム9を介して主記憶装置制御部I6にその指令が与
えられ、主記憶装置制御部I6はCPUIよりシステム
・バス12上に出力されるアドレス情報をバスドライバ
5を介して受けてこのアドレス対応の格納データを主記
憶装置19がらの読出し、バストランシーバ8を介して
システム・バス12上に送り出す。
外部キャッシュ・サブ・システム2があ゛るときはCP
UIと主記憶装置工9との間で行われるアクセスに伴う
授受データはアクセスしたアドレス情報と共にこの外部
キャッシュ・サブ・システム2に保持され、その後に同
一アドレスに対するアクセスがあった時にはそのデータ
が変更されていない場合、この外部キャッシュ・サブ・
システム2に保持されたデータを読出して使用するので
、主記憶装置I9をアクセスするに要する時間は無くな
り、従って、主記憶装置19のメモリ素子を低速度のも
のとしても、システムとしての動作速度は総合的に見る
と高速になる。つまり、主記憶装置19の動作速度に引
きずられずに済むようになる。
UIと主記憶装置工9との間で行われるアクセスに伴う
授受データはアクセスしたアドレス情報と共にこの外部
キャッシュ・サブ・システム2に保持され、その後に同
一アドレスに対するアクセスがあった時にはそのデータ
が変更されていない場合、この外部キャッシュ・サブ・
システム2に保持されたデータを読出して使用するので
、主記憶装置I9をアクセスするに要する時間は無くな
り、従って、主記憶装置19のメモリ素子を低速度のも
のとしても、システムとしての動作速度は総合的に見る
と高速になる。つまり、主記憶装置19の動作速度に引
きずられずに済むようになる。
また、この考え方はキャッシュ・メモリを使用しないシ
ステムにおいても、適用して効果がある。
ステムにおいても、適用して効果がある。
例えば、低速アクセスの主記憶装置を使用した場合にお
いて、主記憶装置への書き込み制御を高速で行おうとし
ても、主記憶装置をCPUにより直接、アクセスする通
常の方式を使用するアクセス方式では、主記憶装置の使
用メモリ素子のアクセス速度で決定される速度以上にア
クセスを速くすることはできないことから、高速アクセ
スが可能なシステムとする場合には高価な高速アクセス
のメモリ素子を主記憶装置に使用せねばならなかった。
いて、主記憶装置への書き込み制御を高速で行おうとし
ても、主記憶装置をCPUにより直接、アクセスする通
常の方式を使用するアクセス方式では、主記憶装置の使
用メモリ素子のアクセス速度で決定される速度以上にア
クセスを速くすることはできないことから、高速アクセ
スが可能なシステムとする場合には高価な高速アクセス
のメモリ素子を主記憶装置に使用せねばならなかった。
しかし、主記憶アクセス・バッファ・サブ・システムを
主記憶装置19との間に介在させることにより、書き込
み時にアドレスFIPO6とデータFJFO7が空なら
、これに書き込むようにすることにより、システム・バ
ス12から主記憶装置19へのライト・サイクルは0ウ
エイト争ステイトでアドレスFIFO6とデータFIP
O7に書き込めるので、これにより、直接、主記憶装置
19に書き込む場合に比べて待ち時間なく、主記憶系に
書き込むことができるようになる。
主記憶装置19との間に介在させることにより、書き込
み時にアドレスFIPO6とデータFJFO7が空なら
、これに書き込むようにすることにより、システム・バ
ス12から主記憶装置19へのライト・サイクルは0ウ
エイト争ステイトでアドレスFIFO6とデータFIP
O7に書き込めるので、これにより、直接、主記憶装置
19に書き込む場合に比べて待ち時間なく、主記憶系に
書き込むことができるようになる。
また、主記憶装置制御部16はライト・バッファ・コン
トロール4からの状態信号によって、同時にアドレスP
IFO6とデータ[’lF’07からアドレスとデータ
を読出して、主記憶装置19のアクセス・タイムに合わ
せて書き込むことから、ライト・バッファ(アドレスP
I PO6とデータI’11’07)に空きがあれば
、主記憶装置19へのライト・サイクルは0ウエイト・
ステイトで行われ、逆にライト・バッファ(アドレスP
IFO6とデータFIFO7)が−杯になったときは、
主記憶装置19へのライト・サイクルは従来の方式と同
様の方式である主記憶装置19(DRAM)へのアクセ
ス書タイムによってウェイト・ステイトを1サイクル以
上、挿入する。その結果、ライト・バッファの余裕があ
るうちは高速に書き込み制御できるようになり、主記憶
装置に低速動作のメモリ素子を使用してもシステムの動
作は高速化が図れるようになり、しかも、システムのコ
ストダウンを図ることができるようになる。
トロール4からの状態信号によって、同時にアドレスP
IFO6とデータ[’lF’07からアドレスとデータ
を読出して、主記憶装置19のアクセス・タイムに合わ
せて書き込むことから、ライト・バッファ(アドレスP
I PO6とデータI’11’07)に空きがあれば
、主記憶装置19へのライト・サイクルは0ウエイト・
ステイトで行われ、逆にライト・バッファ(アドレスP
IFO6とデータFIFO7)が−杯になったときは、
主記憶装置19へのライト・サイクルは従来の方式と同
様の方式である主記憶装置19(DRAM)へのアクセ
ス書タイムによってウェイト・ステイトを1サイクル以
上、挿入する。その結果、ライト・バッファの余裕があ
るうちは高速に書き込み制御できるようになり、主記憶
装置に低速動作のメモリ素子を使用してもシステムの動
作は高速化が図れるようになり、しかも、システムのコ
ストダウンを図ることができるようになる。
ここで、本発明の効果を客観的に観察して見る。
例えば、システム・バス12上において主記憶装置19
へのライト・サイクルが実行された際に、ライト・バッ
ファ(アドレスFIFO6とデータFIFO7)に空き
があるときは、ライト・バッファに書き込み、その後に
、ライト・バッファから主記憶装置19に転送して書き
込む。ライト・バッファ(アドレスFIPO6とデータ
FIFO7)に空きがないときは主記憶装置制御部1B
は、このような状態をライト・バッファ・コントロール
4から供給される状態信号で知り、≠=≠卒ライライト
ッファを空けるべく、ライト・バッファを構成するアド
レスF]PO6とデータFIFO7からデータを読出し
て主記憶装置19へ書き込む。そして、次にライト・バ
ッファ・コントロール4は主記憶装置制御部16からフ
ィードバック信号によってデータをシステム・バス12
からライト・バッファ(アドレスFIFO6とデータF
IFO7)へ書き込んで(ライト・サイクルはDRAM
素子のアクセスタイムにより異なる)、ライト・サイク
ル終了を知らせる信号をシステム・バス12へ8カする
。書き込み頻度とライト・バッファの容量にもよるが、
大量のデータを連続して書き込む等の特殊な場合を除き
、POSでの処理やパソコンでの演算処理等、通常のケ
ースでは間欠的に主記憶装置に書き込むかたちになるの
で、主記憶装置からの読出し処理等の前にライト・バッ
ファの内容を主記憶装置に書き込んだり、ライト・バッ
ファへの書き込みが行われない期間と主記憶装置の読出
しを行わない期間等の空き時間を利用して、ライト・バ
ッファの内容を主記憶装置に書き込むことで、CPUか
ら主記憶装置に対する書き込みを行う時点でライト争バ
ッファが一杯になっていると云った事態の出現率を大幅
に少なくすることができ、ライト・バッファを有効に利
用できる。
へのライト・サイクルが実行された際に、ライト・バッ
ファ(アドレスFIFO6とデータFIFO7)に空き
があるときは、ライト・バッファに書き込み、その後に
、ライト・バッファから主記憶装置19に転送して書き
込む。ライト・バッファ(アドレスFIPO6とデータ
FIFO7)に空きがないときは主記憶装置制御部1B
は、このような状態をライト・バッファ・コントロール
4から供給される状態信号で知り、≠=≠卒ライライト
ッファを空けるべく、ライト・バッファを構成するアド
レスF]PO6とデータFIFO7からデータを読出し
て主記憶装置19へ書き込む。そして、次にライト・バ
ッファ・コントロール4は主記憶装置制御部16からフ
ィードバック信号によってデータをシステム・バス12
からライト・バッファ(アドレスFIFO6とデータF
IFO7)へ書き込んで(ライト・サイクルはDRAM
素子のアクセスタイムにより異なる)、ライト・サイク
ル終了を知らせる信号をシステム・バス12へ8カする
。書き込み頻度とライト・バッファの容量にもよるが、
大量のデータを連続して書き込む等の特殊な場合を除き
、POSでの処理やパソコンでの演算処理等、通常のケ
ースでは間欠的に主記憶装置に書き込むかたちになるの
で、主記憶装置からの読出し処理等の前にライト・バッ
ファの内容を主記憶装置に書き込んだり、ライト・バッ
ファへの書き込みが行われない期間と主記憶装置の読出
しを行わない期間等の空き時間を利用して、ライト・バ
ッファの内容を主記憶装置に書き込むことで、CPUか
ら主記憶装置に対する書き込みを行う時点でライト争バ
ッファが一杯になっていると云った事態の出現率を大幅
に少なくすることができ、ライト・バッファを有効に利
用できる。
ここで述べた動作手順は、種々の可能な状態の一つであ
るが、纏めて云えば、上述の理由により本システムでは
、主記憶装置に対する書き込みのアクセスを行う場合に
、システム・バスの占有時間が短くなる。従って、主記
憶装置にアクセスの遅いメモリ素子を使用しても、主記
憶装置に対する書き込みのCPUからみて、アクセスが
早く終了する。つまり、システム動作速度が高速になる
。
るが、纏めて云えば、上述の理由により本システムでは
、主記憶装置に対する書き込みのアクセスを行う場合に
、システム・バスの占有時間が短くなる。従って、主記
憶装置にアクセスの遅いメモリ素子を使用しても、主記
憶装置に対する書き込みのCPUからみて、アクセスが
早く終了する。つまり、システム動作速度が高速になる
。
尚、実際の書き込み動作の関係式は次のようになり、従
来の平均アクセス時間Pn対本システムの平均アクセス
時間Ppの関係と、システムの動作速度改善の効果は次
のようになることがわかる。
来の平均アクセス時間Pn対本システムの平均アクセス
時間Ppの関係と、システムの動作速度改善の効果は次
のようになることがわかる。
今、主記憶装置に対する従来の平均アクセス時間をPp
、主記憶装置に対する本発明方式における平均アクセス
時間をPn、主記憶装置への合計書き込み回数をn1ラ
イトバツフアの長さをq1主記憶装置への読出し割合(
%)をRt、主記憶装置への書き込み割合(%)をWt
1主記憶装置への平均読出し時間をTar、主記憶装置
への平均書き込み時間をTsw、ライトバッファへの平
均書き込み時間をTf’wとすると、従来のシステム・
バスに対し、主記憶装置19への平均アクセス時間はP
p=Rt Tll1r+Wt Ta+r −
(1)本発明方式におけるシステム・バスに対する主記
憶装置19への平均アクセス時間は Pn −Rt Tmr+Wt (qTfv+ (n−q)
Tfflw)/ n T fw< Tll1w
−(2)と表わせる。
、主記憶装置に対する本発明方式における平均アクセス
時間をPn、主記憶装置への合計書き込み回数をn1ラ
イトバツフアの長さをq1主記憶装置への読出し割合(
%)をRt、主記憶装置への書き込み割合(%)をWt
1主記憶装置への平均読出し時間をTar、主記憶装置
への平均書き込み時間をTsw、ライトバッファへの平
均書き込み時間をTf’wとすると、従来のシステム・
バスに対し、主記憶装置19への平均アクセス時間はP
p=Rt Tll1r+Wt Ta+r −
(1)本発明方式におけるシステム・バスに対する主記
憶装置19への平均アクセス時間は Pn −Rt Tmr+Wt (qTfv+ (n−q)
Tfflw)/ n T fw< Tll1w
−(2)と表わせる。
(1)および(2)式より
[Pn/PI)コ
−([Rt Tmr+W t Ts+w]/ [Rt
Tmr+W t (q Tf’v+ (n −q)
Tmw)/n]l>1 ・・
・(3)もしnとqを無限大にし、且つ、n>qとすれ
ば、本発明方式では主記憶装置19への平均書き込み時
間はTowからTfwへ収束する。すなわち、システム
・バスから主記憶装置19への書き込み時間は短縮され
る。
Tmr+W t (q Tf’v+ (n −q)
Tmw)/n]l>1 ・・
・(3)もしnとqを無限大にし、且つ、n>qとすれ
ば、本発明方式では主記憶装置19への平均書き込み時
間はTowからTfwへ収束する。すなわち、システム
・バスから主記憶装置19への書き込み時間は短縮され
る。
例えば、n −20,q−4,Tiv−5クロツク。
Tfw−2クロツクとすれば、書き込み速度の短縮割合
はl −([(qTfw+(n−q) Tmw) /n
]/Tsiv) −1−([(4x2+ (20−
4) X 5)/20] / 1−12%となり、
動作速度が12%も向上する。
はl −([(qTfw+(n−q) Tmw) /n
]/Tsiv) −1−([(4x2+ (20−
4) X 5)/20] / 1−12%となり、
動作速度が12%も向上する。
尚、主記憶アクセス・バッファ・サブ・システム9、主
記憶装置制御部16、主記憶装置9のコスト対動作速度
向上の割合は上記式のパラメータqによって変わる。
記憶装置制御部16、主記憶装置9のコスト対動作速度
向上の割合は上記式のパラメータqによって変わる。
以上、詳述したように本発明は主記憶装置とCPUとの
間に動作速度がこの主記憶装置よりも高速なライト・バ
ッファ(FIFO)やキャッシュ・メモリを設け、CP
Uより主記憶装置への書き込み情報は一旦、ライト・バ
ッファ(FIFO)やキャッシュ・メモリに取り込み、
その後、ライト・バッファの保持情報を取り出して主記
憶装置に転送するようにしたものであり、このシステム
によれば、主記憶装置に動作速度の遅いメモリ素子を使
用した場合であっても主記憶装置へのアクセス、特に書
き込みを行う際において、主記憶装置のアクセス中タイ
ムに束縛されず、キャッシュΦメモリのアクセス・タイ
ム及びライト・バッファでのアクセス・タイムで動作さ
せることを可能にする。また、キャッシュ・メモリを使
用する場合は主記憶装置からの読出し情報を利用する際
にも、−度キャッシュされた情報なら主記憶装置から読
出すのに比へ、遥かに高速で読出すことができる。
間に動作速度がこの主記憶装置よりも高速なライト・バ
ッファ(FIFO)やキャッシュ・メモリを設け、CP
Uより主記憶装置への書き込み情報は一旦、ライト・バ
ッファ(FIFO)やキャッシュ・メモリに取り込み、
その後、ライト・バッファの保持情報を取り出して主記
憶装置に転送するようにしたものであり、このシステム
によれば、主記憶装置に動作速度の遅いメモリ素子を使
用した場合であっても主記憶装置へのアクセス、特に書
き込みを行う際において、主記憶装置のアクセス中タイ
ムに束縛されず、キャッシュΦメモリのアクセス・タイ
ム及びライト・バッファでのアクセス・タイムで動作さ
せることを可能にする。また、キャッシュ・メモリを使
用する場合は主記憶装置からの読出し情報を利用する際
にも、−度キャッシュされた情報なら主記憶装置から読
出すのに比へ、遥かに高速で読出すことができる。
尚、本発明は上記し且つ図面に示す実施例に限定するこ
となくその要旨を変更しない範囲内で適宜変形して実施
し得ることは勿論である。
となくその要旨を変更しない範囲内で適宜変形して実施
し得ることは勿論である。
[発明の効果コ
以上、詳述したように本発明によれば、動作速度の遅い
メモリ素子を使用した主記憶装置へのアクセス、特に書
き込みを行う際においても、主記憶装置のアクセス・タ
イムに束縛されず、主記憶装置のアクセス・タイム以上
の高速動作を可能にし、以て、主記憶装置のアクセス−
タイムによるシステム動作速度の束縛を解放できると共
に、特に書き込み時の動作のスピードアップを図ること
ができるようになるマイクロプロセッサ応用装置を提供
することができる。
メモリ素子を使用した主記憶装置へのアクセス、特に書
き込みを行う際においても、主記憶装置のアクセス・タ
イムに束縛されず、主記憶装置のアクセス・タイム以上
の高速動作を可能にし、以て、主記憶装置のアクセス−
タイムによるシステム動作速度の束縛を解放できると共
に、特に書き込み時の動作のスピードアップを図ること
ができるようになるマイクロプロセッサ応用装置を提供
することができる。
第1図は本発明の一実施例を示す概略的なシステム構成
ブロック図、第2図は本発明装置における主記憶アクセ
ス・バッファ・サブ・システムの作用を説明するための
フローチャート、第3図は本発明システムにおける主記
憶装置制御部の作用を説明するためのフローチャート、
第4図は従来システムの構成例を示すブロック図、第5
図はその主記憶装置制御部の作用を説明するためのフロ
ーチャートである。 1.14・・・CPU (マイクロプロセッサ)、2
・・・外部キャッシュ・サブ・システム、3・・・アド
レス比較器、4・・・ライト・バッファ(FIFO)コ
ントロール、5・・・バスドライバ、6・・・アドレス
FIF0.7・・・デー 9 FIFO18・・・バス
・トランシーバ、9・・・主記憶アクセス・バッファ・
サブ・システム、12・・・システム・バス、15・・
・外部キャッシュ・サブ争システム(キャッシュ・メモ
リ)、16・・・主記憶装置制御部、17・・・バスド
ライバ、1g・・・バス・トランシーバ、19・・・主
記憶装置。 第2図 第 図 第 図
ブロック図、第2図は本発明装置における主記憶アクセ
ス・バッファ・サブ・システムの作用を説明するための
フローチャート、第3図は本発明システムにおける主記
憶装置制御部の作用を説明するためのフローチャート、
第4図は従来システムの構成例を示すブロック図、第5
図はその主記憶装置制御部の作用を説明するためのフロ
ーチャートである。 1.14・・・CPU (マイクロプロセッサ)、2
・・・外部キャッシュ・サブ・システム、3・・・アド
レス比較器、4・・・ライト・バッファ(FIFO)コ
ントロール、5・・・バスドライバ、6・・・アドレス
FIF0.7・・・デー 9 FIFO18・・・バス
・トランシーバ、9・・・主記憶アクセス・バッファ・
サブ・システム、12・・・システム・バス、15・・
・外部キャッシュ・サブ争システム(キャッシュ・メモ
リ)、16・・・主記憶装置制御部、17・・・バスド
ライバ、1g・・・バス・トランシーバ、19・・・主
記憶装置。 第2図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 CPUと主記憶装置とを有し、この主記憶装置は前記C
PUのアクセス指令によってデータの読出し・書き込み
を行うようにしたマイクロプロセッサ応用装置において
、 前記主記憶装置と前記CPUとの間に設けられ、動作速
度がこの主記憶装置よりも高速で、所定の記憶容量を有
する記憶素子を用いた書き込み情報バッファ手段と、 前記CPUのアクセス指令によって与えられる前記主記
憶装置への書き込み情報を順次取り込んで前記書き込み
情報バッファ手段に保持させると共にこの書き込み情報
バッファ手段の保持情報を取り出して前記主記憶装置に
転送する制御手段とを設けて構成したことを特徴とする
マイクロプロセッサ応用装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2117362A JPH0414160A (ja) | 1990-05-07 | 1990-05-07 | マイクロプロセッサ応用装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2117362A JPH0414160A (ja) | 1990-05-07 | 1990-05-07 | マイクロプロセッサ応用装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0414160A true JPH0414160A (ja) | 1992-01-20 |
Family
ID=14709800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2117362A Pending JPH0414160A (ja) | 1990-05-07 | 1990-05-07 | マイクロプロセッサ応用装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0414160A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009260130A (ja) * | 2008-04-18 | 2009-11-05 | Hitachi Kokusai Electric Inc | 基板処理システム |
WO2017168905A1 (ja) * | 2016-03-29 | 2017-10-05 | ソニー株式会社 | メモリ制御装置、記憶装置および情報処理システム |
-
1990
- 1990-05-07 JP JP2117362A patent/JPH0414160A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009260130A (ja) * | 2008-04-18 | 2009-11-05 | Hitachi Kokusai Electric Inc | 基板処理システム |
WO2017168905A1 (ja) * | 2016-03-29 | 2017-10-05 | ソニー株式会社 | メモリ制御装置、記憶装置および情報処理システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1546885B1 (en) | Memory hub and access method having internal row caching | |
CA1124888A (en) | Integrated multilevel storage hierarchy for a data processing system with improved channel to memory write capability | |
JP3323212B2 (ja) | データプレフェッチの方法およびその装置 | |
US5664150A (en) | Computer system with a device for selectively blocking writebacks of data from a writeback cache to memory | |
US20030126365A1 (en) | Transfer of cache lines on-chip between processing cores in a multi-core system | |
US5526508A (en) | Cache line replacing system for simultaneously storing data into read and write buffers having multiplexer which controls by counter value for bypassing read buffer | |
US5918069A (en) | System for simultaneously writing back cached data via first bus and transferring cached data to second bus when read request is cached and dirty | |
US7475190B2 (en) | Direct access of cache lock set data without backing memory | |
US6260117B1 (en) | Method for increasing efficiency in a multi-processor system and multi-processor system with increased efficiency | |
JP2003504757A (ja) | 外部メモリアクセス用バッファリングシステムバス | |
JP2000250813A (ja) | I/oキャッシュ・メモリにおけるデータ管理方法 | |
GB2260432A (en) | Processor for multiple cache coherent protocols | |
US6035376A (en) | System and method for changing the states of directory-based caches and memories from read/write to read-only | |
KR100322223B1 (ko) | 대기행렬및스누프테이블을갖는메모리제어기 | |
WO1997004392A1 (en) | Shared cache memory device | |
EP0624845A1 (en) | Information processing system comprising one or more cached devices | |
US6862646B2 (en) | Method and apparatus for eliminating the software generated ready-signal to hardware devices that are not part of the memory coherency domain | |
US7406571B2 (en) | Memory system and method for controlling the same, and method for maintaining data coherency | |
JPH0414160A (ja) | マイクロプロセッサ応用装置 | |
US6515670B1 (en) | Graphics system and method for minimizing the idle time of a host processor in the graphics system | |
JPH07121443A (ja) | 情報処理システム及びその動作方法 | |
US5546560A (en) | Device and method for reducing bus activity in a computer system having multiple bus-masters | |
JP2001229074A (ja) | メモリ制御装置と情報処理装置及びメモリ制御チップ | |
JPH07210462A (ja) | 直接スレーブ・インタフェースを有するストア・イン・キャッシュ | |
JP3782178B2 (ja) | 情報処理装置 |