JPH0414160A - マイクロプロセッサ応用装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は主メモリのアクセス−タイムによるシステム動
作速度の束縛を解放し、特に書き込み時の動作のスピー
ドアップを図ることができるようにしたマイクロプロセ
ッサ応用装置に関する。

［従来の技術］ パソコンや、ＰＯＳ　（販売時点管理システム；Ｐｏ１
ｎｔ　ｏｒｓａｌｅｓ　ｓｙｓｔｅｍ　）等のようなマ
イクロプロセッサ（ＣＰＵ）を使用したＣＰＵ応用シス
テムでは、主記憶メモリにＲＯＭやＲＡＭを使用する。

そして、この主記憶メモリに対するアクセスは主記憶装
置制御回路により行う。そして、近年ではこれらシステ
ムに使用するＣＰＵも１６ビツトや、３２ビツトと云っ
た、上位のものを使用する結果、主記憶装置（主記憶メ
モリ）のメモリ容量も大きなものとなっている。一般に
、メモリ素子はアクセスタイムが高速なものほど、リー
ド／ライトが高速に行え、システム動作が高速となるが
、反面、アクセスタイムが高速なものほど、高価である
。そこで、システムを安価にし、且つ、システム動作を
高速化する技術としてキャッシュ・メモリが注目される
。

キャッシュ・メモリは主記憶装置や外部記憶装置等のア
クセス対象をアクセスした際に、そのアクセスした内容
を一時的に保持し、次に同じアクセスがあったときには
、内容の変更がない限り、そのキャッシュ・メモリの保
持内容を使用し、本来のアクセス対象のアクセスはしな
いで、キャッシュ・メモリの保持内容で間に合わせると
云うものである。そのため、キャッシュ・メモリはアク
セス対象よりアクセス時間が短い高速のメモリ素子を使
用するが、容量はアクセス対象の全容量の数分の１〜数
十分の１程度とすることで、コストアップを最小限に抑
えて、しかも、システム動作速度の大幅なスピードアッ
プが期待できる。

従来のこの種の装置の構成例を第４図に示す。

図中１４はＣＰＵであり、１５はライトスルーあるいは
コピーパックの主記憶更新アルゴリズムに基づく外部キ
ャッシュ・サブ・システム（キャッシュ・メモリ）であ
り、通常、後述する主記憶装置の構成ＲＡＭ素子より動
作速度が速いＲＡＭ素子を使用する。ここでは、アクセ
ス対象はさしあたり主記憶装置のみとするので、この外
部キャッシュ・サブ・システム１５は、主記憶装置に格
納されているプログラムやデータの一部を一時的に保持
するために使用する。

１６はＣＰＵ１４による制御のもとにＤＲＡＭ　（ダイ
ナミックＲＡＭ　）等のメモリ素子に対する読出し／書
き込み制御等を行う主記憶装置制御部である。１７はバ
スドライバであり、主記憶装置制御部１６とシステム・
バス１２との間で信号の授受を行うためのものである。

１８はバス・トランシーバであり、主記憶装置とシステ
ム・バスＩ２との間で信号の授受を行うためのものであ
る。１９は比較的低速アクセスの安価なりＲＡＭ　（ダ
イナミックメモリ）素子等により構成された主記憶装置
である。これらはシステム・バス１２を介して接続され
ている。

このような構成において、Ｃ，ＰＵ１４が主記憶装置１
９をアクセスしようとする場合、第５図に示すようにＣ
ＰＵ１４は主記憶装置１９へのアクセス・サイクルであ
るかを判定しくｓｌ）、アクセス・サイクルであれば、
書き込みのときはデータを主記憶装置１９に書き込むべ
（ＣＰＵ１４からアクセスすべきアドレス情報と、書き
込み制御信号を出力して書き込みを行い（ｓ２．ｓ３）
　、読み出しのときはＣＰＵ１４からアクセスすべきア
ドレス情報と、読出し制御信号を出力して読出しを行う
（ｓ２．ｓ４）と云った動作をする。

このように、ＣＰＵ１４からアクセスすべきアドレス情
報と、読出し／書き込み制御指令を発生すると、これが
システム動作ス１２を介して送り出され、主記憶装置制
御部ＩＢはこの情報を受けて、主記憶装置１９に読出し
／書き込み制御信号を与え、主記憶装置１９はバスドラ
イバ１７を介してアドレス情報を受けて、そのアドレス
情報対応の位置がアクセスされ、書き込みならば、ＣＰ
Ｕ１４からシステム・バス１２のデータバスラインに出
力されているデータをバストランシーバ１８を介して取
り込んで、そのアクセス対象アドレスに書き込む。

また、読出し制御ならば、主記憶装置１９はそのアクセ
ス対象アドレスに記憶されているデータをパストランシ
ーバ１８を介して読出してシステム・バス１２上に出力
する。そして、ＣＰＵ１４はこれを取り込むと云った動
作をする。

一方、外部キャッシュ・サブ・システム１５がある場合
、アクセスした主記憶装置１９のアドレスとそのデータ
は、割り当てられた容量の範囲でこの外部キャッシュ・
サブ・システム１５に蓄えられ、この蓄えられた範囲で
しかも内容が変わらなければ、同アドレスに対する再度
のアクセスは、主記憶装置１９に対してではなく、この
外部キャッシュ・サブ壷システム１５に蓄えられた情報
を使用して行うことになる。

このように、主記憶装置１９へのアクセスを行うと、そ
のアクセスした内容は容量の許される範囲内で最新のも
のが、外部キャッシュ・サブ・システム１５に蓄えられ
、アクセスする内容がこの記憶内容と変わらない場合は
外部キャッシュ・サブ・システム１５に蓄えられ内容を
使用することになり、この場合、外部キャッシュ・サブ
・システム１５の使用ＲＡＭ素子として、主記憶装置１
９の使用ＤＲＡＭ素子より、高速のＲＡＭ素子を使用す
ることにより、主記憶装［１９をアクセスするに要する
時間を節約してシステム動作の高速化を図ることができ
る。

［発明が解決しようとする課８］ ＣＰＵ応用システムにおいて、大きな容量の主記憶装置
を持たせた場合、主記憶装置を構成するＲＡＭ素子とし
て動作速度の速い素子は高価であるために、システムの
コストダウンのためには、動作速度の遅い素子を使用せ
ざる得ない。

それ故、主記憶装置１９へのアクセスは主記憶装置を構
成しているＲＡＭ素子のアクセス・タイムにより制限さ
れ、このアクセス・タイム以上の速い動作は望めない。

そこで、システムを安価にし、且つ、システム動作を高
速化する技術としてキャッシュ・メモリがあり、これを
使用すると、主記憶装置のアクセス・タイムが遅くても
、システム動作速度の大幅なスピードアップが期待でき
る。

すなわち、アクセス・タイムの速いメモリ素子を使用し
たキャッシュ・メモリを設け、主記憶装置をアクセスし
たときのその内容である主記憶装置のアクセスアドレス
とそのデータを、割り当てられた容量の範囲でこのキャ
ッシュ・メモリに蓄え、この蓄えられた範囲でしかも内
容が変わらなければ、同アドレスに対する再度のアクセ
スは、主記憶装置に対してではなく、このキャッシュ・
メモリに蓄えられた情報を使用して行うことにより、主
記憶装置のアクセス・タイムをカバーすることができる
。

しかしながら、この場合でも、アクセス内容が新しいも
のであるときは、主記憶装置をアクセスしなければなら
ず、その結果、動作速度は主記憶装置のアクセス速度に
なって、キャッシュ０メモリによる高速化が図れない。

そのため、新しいデータを次々に書き込んで更新して行
くような使用形態の場合、キャッシュ・メモリによる高
速化のメリットが得られないことになる。

また、同様に低速アクセスの主記憶装置を使用した場合
において、主記憶装置への書き込み制御を高速で行おう
としても、主記憶装置の使用メモリ素子のアクセス速度
で決定される速度以上に速くすることはできないことか
ら、高速アクセスが可能なシステムとする場合には高価
な高速アクセスのメモリ素子を主記憶装置に使用せねば
ならず、コストアップを避けられない。

そこで、この発明の目的とするところは、動作速度の遅
いメモリ素子を使用した主記憶装置へのアクセス、特に
書き込みを行う際においても、主記憶装置のアクセス・
タイムに束縛されず、主記憶装置のアクセス・タイム以
上の高速動作を可能にするマイクロプロセッサ応用装置
を提供することにある。

［課題を解決するための手段］ 上記目的を達成するため、本発明は次のように構成する
。すなわち、ＣＰＵと主記憶装置とを有し、この主記憶
装置は前記ＣＰＵのアクセス指令によってデータの読出
し・書き込みを行うようにしたマイクロプロセッサ応用
装置において、前記主記憶装置と前記ＣＰＵとの間に設
けられ、動作速度がこの主記憶装置よりも高速で、所定
の記憶容量を有する記憶素子を用いた書き込み情報バッ
ファ手段と、前記ＣＰＵのアクセス指令によって与えら
れる前記主記憶装置への書き込み情報を順次取り込んで
前記書き込み情報バッファ手段に保持させると共にこの
書き込み情報バッファ手段の保持情報を取り出して前記
主記憶装置に転送する制御手段とを設けて構成する。

［作　用］ このような構成において、主記憶装置に対する読出し・
書き込みは、ＣＰＵのアクセス指令によって行うが、Ｃ
ＰＵのアクセス指令によって与えられる前記主記憶装置
への書き込むべき情報は、順次取り込んで書き込み情報
バッファ手段に保持させ、その後に、この書き込み情報
バッファ手段に保持させた情報を取り出して前記主記憶
装置に送り書き込ませる。本システムでは書き込み情報
バッファ手段に用いている記憶素子は動作速度が主記憶
装置よりも高速であり、所定の記憶容量を有しているの
で、ＣＰＵからの書き込み情報は一旦、ここに保持させ
ることによってＣＰＵから直接、主記憶装置に書き込ま
せる場合に比べ、保持終了までに要する時間は短くて済
む。

従って、本発明によれば、動作速度の遅いメモリ素子を
使用した主記憶装置へのアクセス、特に書き込みを行う
際においても、主記憶装置のアクセス・タイムに束縛さ
れず、主記憶装置のアクセス・タイム以上の高速動作を
可能にし、以て、主記憶装置のアクセス・タイムによる
システム動作速度の束縛を解放できると共に、特に書き
込み時の動作のスピードアップを図ることができるよう
になる。

［実施例］ 以下、本発明の一実施例について第１図ないし第３図を
参照して説明する。

１はＣＰＵであり、２はキャッシュ・メモリである外部
キャッシュ・サブ・システムであって、主記憶更新アル
ゴリズムについて、メモリｅライト―スルーとメモリ・
コピー・バックは両方でも使える外部キャッシュ・サブ
・システムである。

この外部キャッシュ・サブ・システム２は、後述する主
記憶装置１９の構成ＲＡＭ素子より動作速度が速いＲＡ
Ｍ素子を使用する。ここでは、アクセス対象はさしあた
り主記憶装置のみとするので、この外部キャッシュ・サ
ブ中システム２のキャッシング対象は、主記憶装置がＣ
ＰＵＩとの間で授受するプログラムやデータの一部を一
時的に保持するために使用する。

９は主記憶アクセス・バッファ・サブ・システムであり
、動作速度の速いメモリ素子で構成されたアドレスおよ
びデータ用のｐ＋ｐｏを有していて、主記憶装置１９に
対する書き込み時にＣＰＵＩから与えられるアドレスお
よびデータを順に一時保持し、主記憶装置１９に対する
書き込みはこの主記憶装置１９のアクセス速度に合わせ
て順に読出して行い、ＦＩＦＯが一杯になってしまった
場合は主記憶装置１９のアクセス速度−に合わせた通常
の書き込み制御を行うべく、主記憶装置１９のアクセス
を行うよう主記憶装置制御部工６を制御し、また、通常
のアクセスによる主記憶装置１９の読出し制御を行うべ
く主記憶装置制御部１Ｂを制御する構成としである。

ＣＰＵＩは主記憶装置１９に対し、リード／ライトを行
った際にはその内容は外部キャッシュ・サブ・システム
２にも書き込み、後において主記憶装置１９に対してア
クセスするときに、既にアクセスしたアドレスと同一ア
ドレスに対するアクセスを行う際に、そのアドレスのデ
ータが変更ないときは主記憶装置１９に対してアクセス
する代わりにこの外部キャッシュ・サブ・システム２の
内容を使用するように制御する。外部キャッシュ・サブ
・システム２に保持する内容はこの外部キャッシュ・サ
ブ・システム２の容量の許す範囲内であり、それ以上の
データは古いデータを消去して空き領域を作り、ここに
最新のアクセスによる更新データを保持させると云った
ようなことで、一定容量の範囲内でデータを保持させる
。ＣＰＵ１、主記憶アクセス・バッファ・サブ・システ
ム９、外部キャッシュ・サブ・システム２はシステム・
バス１２を介して互いに接続されている。

主記憶アクセス拳バッファーサブ・システム９はアドレ
ス比較器３、ライト・バッファ（ＦＩＦＯ）コントロー
ル４、バス・ドライバ５、アドレスＰＩＦＯ６、データ
ＰＩＦ’０７、バス・トランシーバ８により構成されて
いる。

アドレス比較器３は、アドレスＰＩＦＯ６内のデータと
システム・バス１２からのアドレスが同一の主記憶装置
番地にマツプされているものであるがを比較して判定す
るためのアドレス・アソシアティブ・メモリと云うアド
レス比較器である。アドレス比較器３はアドレスＦＩＦ
Ｏ６内のデータとシステム・バス１２からのアドレスが
主記憶装置に割り付けられた同一のアドレスのときに一
出力を発生する。

ライト・バッファ（ｐ＋ｐｏ）コントロール４は主記憶
アクセス・バッファ・サブ・システム９の制御の中枢を
担うものである。また、バス・ドライバ５は主記憶装置
制御部１６とシステム・バス１２との間で信号の授受を
行うためのものであって、主記憶アクセス・バッファ・
サブ・システム９の機能を利用しないとき（例えば、ラ
イト・バッファ・ミス・リード・サイクル等）にシステ
ム・バス１２を主記憶装置制御部１Ｂに使用させるよう
に制御するためのものである。

アドレスＰＩＦＯ６はＦＩＦＯサイクルに対し、システ
ム・バス１２を介して与えられるアドレス情報を一時保
持させるための先入れ／先出しく１’１ｒｓｔ−３ｎ−
ｆ’　１ｒｓｔ−ｏｕｔ）方式のレジスタである。デー
タ１’１ＦＯ７はＦＩＦＯサイクルに対し、システム・
バス１２からのデータを一時保持させる先入れ／先出し
方式のレジスタであり、バス中トランシーバ８は主記憶
アクセス・バッファ拳サブ・システム９の機能を利用し
ない時に主記憶装置１９にシステム・バス１２を使用さ
せるように制御するものである。主記憶装置制御部１Ｂ
はＤＲＡＭ　（ダイナミックＲＡＭ　’）等のメモリ素
子に対する読出し／書き込み制御等を行うためのもので
あり、これは基本的には従来のものと同じである。また
、主記憶装置１９は従来と同様例えば、比較的低速アク
セスの安価なＲＡＭ素子（通常はダイナミックメモリ；
　ＤＲＡＭ素子）を使用して構成しである。

主記憶装置制御部１６および主記憶装置１９は主記憶ア
クセス・バッファ・サブ・システム９を介してシステム
・バス１２に接続されている。

主記憶系はこのように第１階層目の構成要素である主記
憶アクセス・バッファ・サブ・システム９と、第２階層
目の構成要素である主記憶装置制御部１６および主記憶
装置１９の２階層構成である。

１階層目の中心的な構成要素は高速ＰＩＰＯ（ｆｉｒｓ
ｔ−１ｎ−ｆ　１ｒｓｔ−ｏｕｔ）とＦＩＦＯコントロ
ール４であり、この高速ＦＩＦＯを構成しているアドレ
スＦＩＦＯ６とデータＰＩＦＯ７の書き込み時間は、Ｄ
ＲＡＭ素子により構成された主記憶装置１９への書き込
み時間より短いものを使用している。書き込み時にアド
レスＰＩＦＯ６とデータＦＩＰＯ７が空なら、これに書
き込むようにすることにより、システム・バス１２から
主記憶装置１９へのライト・サイクルは０ウエイト・ス
テイトでアドレスＦｒＦＯ６とデータＦＩＰＯ７に書き
込める。

これにより、主記憶装置１９に書き込む場合に比べて待
ち時間なく、主記憶系に書き込むことができるようにな
る。

ライト・バッファ・コントロール４は書き込み時にアド
レスＦＩＰＯ６とデータＰＩＦＯ７に空きがあるなら、
空きの範囲でシステム・バス１２から主記憶装置１９へ
書き込み要求のあるデータをその書き込みアドレス情報
と共に書き込んで保持させ、その後にこれを取り出して
主記憶装置１９に書き込ませるべく制御し、また、アド
レスＦＩＰＯ６とデータＰＩＦＯ７に空きが無いときは
主記憶装置１９を直接アクセスしてシステム・バス１２
からのアドレス位置主記憶装置制御部１６は機能的には
従来と同じであり、ライト・バッファ・コントロール４
は上述のような各種状態に応じた制御信号を出力するの
で、この信号に応じてアドレスＰＩＦＯ６とデータＦＩ
ＰＯ７からアドレスとデータを同時に読出して、主記憶
装Ｎ１９のアクセス・タイムに合わせて該主記憶装置１
９に書き込んだり、システム・バス１２からのデータを
直接、主記憶装置１９に与えて書き込むべく制御する。

以上のことにより、本システムではライト・バッファ（
アドレスＦＩＦＯ６とデータＰＩＦＯ７）に空きがあれ
ば、主記憶装置１９へのライト・サイクルは０ウエイト
・ステイトで行われ、逆にライト・バッファ（アドレス
ＰＩＰＯ６とデータＦＩＦＯ７）か−杯になったときは
、主記憶装置１９へのライト・サイクルは従来の方式と
同様の方式を使用して書き込まれるようにする。すなわ
ち、主記憶装置１９をアクセスするにあたり、主記憶装
置１９　（ＤＲＡＭ）のアクセス・タイムに従って必要
なウェイト・ステイトを１サイクル以上、挿入してアク
セスタイミングを主記憶装置１９の動作速度に合わせる
べく調整し、この調整後のタイミングで書き込む。

ライト・バッファ・コントロール（ＦＩＦＯ）　４の主
たる動作は第２図の動作フローチャートの如きであり、
また、主記憶装置制御部１Ｂによる主記憶装置１９への
書き込み制御は第３図の動作フローチャートの如きとな
る。

第２図の動作フローチャートに従って説明すると、ライ
ト・バッファ・コントロール（’ＰＩＦＯ）４は主記憶
装置１９へのアクセス・サイクルであるか否かを判定し
く５ｌｌ）　、アクセス・サイクルであるならば次にそ
のアクセスが読出しであるか、書き込みであるかを判定
する（ｓ１２）。その結果、“読出し”であればライト
・バッファ　（ＦＩＰＯ６゜７）が空か否かを判定する
（ｓ１４）。その結果、空ならば主記憶装置１９からの
読出しを行い（ｓｌＢ）、空でなければライト・バッフ
ァの保持情報を順に取り出して主記憶装置１９への書き
込みを行うべく制御１　Ｌ、、　（ｓ１４．５１５）　
、ライト・バッファの保持情報を主記憶装置１９に全て
書き込んだならば、主記憶装置１９からの読出しを行う
（ｓｌＢ）。主記憶装置１９からの読出しを行ったなら
ば、ｓｌｌに戻る。

また、ｓ１２における判定の結果、“書き込み。

であれば、ライト・バッファ（ＦＪＦＯ６，７）が−杯
か否かを判定する（ｓ１７）。その結果、−杯でなけれ
ばデータをシステム・バス１２からライト・バッファ（
ＦＩＦＯ６，７）に取り込むべく制御しく５１９）　、
−杯ならば、ライト・バッファの保持情報を取り出して
主記憶装置１９への書き込みを行うべく制御しく５１８
）　、次にデータをシステム・バス１２からライト・バ
ッファ（ＦＩＦＯ６，７）に取り込むべく制御しく５１
９）　、ｓｌｌに戻る。

このように、主記憶装置１９へのアクセス・サイクルの
とき、読出しならば、ライト・バッファにデータがある
ときは、このデータを主記憶装置１９に書き込んでから
主記憶装置１９からの読出しを行い、ライト・バッファ
にデータが無いときは直ちに主記憶装置１９からの読出
しを行い、また、主記憶装置１９へのアクセス・サイク
ルのとき、書き込みのときは、ライト・バッファが一杯
のときはこのライト・バッファのデータを主記憶装置１
９に書き込んでか゛らシステム・バス１２上のデータを
ライト・バッファに取り込み、ライト争バッファが空の
ときは直ちにシステムやバス１２上のデータをライト・
バッファに取り込むと云った制御動作をする。

次に主記憶装置制御部１Ｂによる主記憶装Ｗ１９への書
き込み制御を第３図の動作フローチャートに従って説明
する。

主記憶装置制御部１６は主記憶装置１９へのアクセス・
サイクルであるか否かを判定しく５２０）　、アクセス
・サイクルであるならば次にライト・バッファのデータ
を主記憶装置１９への書き込むか否か判定する（ｓ２１
）。その結果、書き込むならば全部のデータか否かを判
定しく５２２）、“全部”であればライト・バッフｙ　
（ＰＩＦＯ６，７）のデータを全て主記憶装置１９に書
き込む（ｓ２３）。そして、主記憶装置ｆ１９からの読
出しを行い（ｓ２４）　、ｓ２［１に戻る。

ｓ２１における判定の結果、書き込まないならば主記憶
装置１９からの読出しを行い（ｓ２４）　、ｓ２０に戻
る。ｓ２２での判定の結果、“全部“でなければ４バイ
ト分のデータをライト・バッファ（ＰＩＦＯ６゜７）か
ら取り出し、主記憶装置１９に書き込み（ｓ２Ｂ）　、
ｓ２０に戻る。ｓ２０の判定の結果、主記憶装置へのア
クセス・サイクルでなければ、ライト・バッファが空か
否かを判定しく５２５）　、空であればｓ２０に戻り、
空でなければ４バイト分のデータをライト・バッファ（
ＦＩＦＯ６，７）から取り出し、主記憶装置１９に書き
込み（ｓ２Ｂ）　、ｓ２０に戻る。

つまり、主記憶装置へのアクセス・サイクルにおいては
、ライト・バッファの保持情報を書き込む必要があるか
否かを調べ、書き込む必要があればライト・バッファの
保持情報を主記憶装置に書き込み、次に主記憶装置から
データを読出し、ライト・バッファの保持情報を書き込
む必要がある場合でも全てを書き込む必要が無ければ、
４バイト分を取り込んで主記憶装置に書き込む。そして
、主記憶装置からの読出しにおいてもこれを読み出しに
先駆けて行うことにより、ライトバッファの空きを確保
し、主記憶装置への書き込みに対する見掛上の速度を、
ライト・バッファへの書き込み速度に維持するようにす
る。

上記構成の本装置は、ＣＰＵＩから主記憶装置１９への
書き込み制御を行う場合、主記憶アクセス・バッファ・
サブ・システム９におけるライト・バッファにそのアク
セスアドレスと、データとを取り込ませ、主記憶装置１
９への書き込みはその後に主記憶アクセス・バッファ・
サブ・システム９からの指令により、主記憶装置制御部
１６を制御して、ライト・バッファに保持されたデータ
を主記憶装置１９に転送して記憶させる。ＣＰＵＩから
主記憶装置１９への書き込み制御を行う場合、ライト・
バッファが一杯であったときは、主記憶アクセス−バッ
ファ◆サブ・システム９はライトΦバッファの保持デー
タを主記憶装置１９に転送して書き込ませ、これによっ
てライト・バッファに空き領域を作ってから、システム
・バス１２上のデータを取り込んでライト・バッファに
保持させる。その後、主記憶装置制御部１６を制御して
、ライト・バッファに保持されたデータを主記憶装置１
９に転送して記憶させる。ここで、ライト・バッファが
一杯であったとき、ライト・バッファの内容の主記憶装
置１９への転送を行う代わりに、主記憶装Ｗ１９に対し
、直接、システム・バス１２上のデータを取り込んで書
き込ませるべく、主記憶アクセス・バッファ・サブ・シ
ステム９には主記憶装置制御部１８を制御させるように
してもよい。

この結果、ライト・バッファが一杯であったときには主
記憶装置Ｉ９には該主記憶装置１９の動作速度に合わせ
たアクセス速度でシステム・バス１２上のデータを書き
込ませることになる。

また、主記憶装置１９がらの読出しはＣＰＵＩがらの読
出し制御により、主記憶アクセス・バッファ・サブ・シ
ステム９を介して主記憶装置制御部Ｉ６にその指令が与
えられ、主記憶装置制御部Ｉ６はＣＰＵＩよりシステム
・バス１２上に出力されるアドレス情報をバスドライバ
５を介して受けてこのアドレス対応の格納データを主記
憶装置１９がらの読出し、バストランシーバ８を介して
システム・バス１２上に送り出す。

外部キャッシュ・サブ・システム２があ゛るときはＣＰ
ＵＩと主記憶装置工９との間で行われるアクセスに伴う
授受データはアクセスしたアドレス情報と共にこの外部
キャッシュ・サブ・システム２に保持され、その後に同
一アドレスに対するアクセスがあった時にはそのデータ
が変更されていない場合、この外部キャッシュ・サブ・
システム２に保持されたデータを読出して使用するので
、主記憶装置Ｉ９をアクセスするに要する時間は無くな
り、従って、主記憶装置１９のメモリ素子を低速度のも
のとしても、システムとしての動作速度は総合的に見る
と高速になる。つまり、主記憶装置１９の動作速度に引
きずられずに済むようになる。

また、この考え方はキャッシュ・メモリを使用しないシ
ステムにおいても、適用して効果がある。

例えば、低速アクセスの主記憶装置を使用した場合にお
いて、主記憶装置への書き込み制御を高速で行おうとし
ても、主記憶装置をＣＰＵにより直接、アクセスする通
常の方式を使用するアクセス方式では、主記憶装置の使
用メモリ素子のアクセス速度で決定される速度以上にア
クセスを速くすることはできないことから、高速アクセ
スが可能なシステムとする場合には高価な高速アクセス
のメモリ素子を主記憶装置に使用せねばならなかった。

しかし、主記憶アクセス・バッファ・サブ・システムを
主記憶装置１９との間に介在させることにより、書き込
み時にアドレスＦＩＰＯ６とデータＦＪＦＯ７が空なら
、これに書き込むようにすることにより、システム・バ
ス１２から主記憶装置１９へのライト・サイクルは０ウ
エイト争ステイトでアドレスＦＩＦＯ６とデータＦＩＰ
Ｏ７に書き込めるので、これにより、直接、主記憶装置
１９に書き込む場合に比べて待ち時間なく、主記憶系に
書き込むことができるようになる。

また、主記憶装置制御部１６はライト・バッファ・コン
トロール４からの状態信号によって、同時にアドレスＰ
ＩＦＯ６とデータ［’ｌＦ’０７からアドレスとデータ
を読出して、主記憶装置１９のアクセス・タイムに合わ
せて書き込むことから、ライト・バッファ（アドレスＰ
　Ｉ　ＰＯ６とデータＩ’１１’０７）に空きがあれば
、主記憶装置１９へのライト・サイクルは０ウエイト・
ステイトで行われ、逆にライト・バッファ（アドレスＰ
ＩＦＯ６とデータＦＩＦＯ７）が−杯になったときは、
主記憶装置１９へのライト・サイクルは従来の方式と同
様の方式である主記憶装置１９（ＤＲＡＭ）へのアクセ
ス書タイムによってウェイト・ステイトを１サイクル以
上、挿入する。その結果、ライト・バッファの余裕があ
るうちは高速に書き込み制御できるようになり、主記憶
装置に低速動作のメモリ素子を使用してもシステムの動
作は高速化が図れるようになり、しかも、システムのコ
ストダウンを図ることができるようになる。

ここで、本発明の効果を客観的に観察して見る。

例えば、システム・バス１２上において主記憶装置１９
へのライト・サイクルが実行された際に、ライト・バッ
ファ（アドレスＦＩＦＯ６とデータＦＩＦＯ７）に空き
があるときは、ライト・バッファに書き込み、その後に
、ライト・バッファから主記憶装置１９に転送して書き
込む。ライト・バッファ（アドレスＦＩＰＯ６とデータ
ＦＩＦＯ７）に空きがないときは主記憶装置制御部１Ｂ
は、このような状態をライト・バッファ・コントロール
４から供給される状態信号で知り、≠＝≠卒ライライト
ッファを空けるべく、ライト・バッファを構成するアド
レスＦ］ＰＯ６とデータＦＩＦＯ７からデータを読出し
て主記憶装置１９へ書き込む。そして、次にライト・バ
ッファ・コントロール４は主記憶装置制御部１６からフ
ィードバック信号によってデータをシステム・バス１２
からライト・バッファ（アドレスＦＩＦＯ６とデータＦ
ＩＦＯ７）へ書き込んで（ライト・サイクルはＤＲＡＭ
素子のアクセスタイムにより異なる）、ライト・サイク
ル終了を知らせる信号をシステム・バス１２へ８カする
。書き込み頻度とライト・バッファの容量にもよるが、
大量のデータを連続して書き込む等の特殊な場合を除き
、ＰＯＳでの処理やパソコンでの演算処理等、通常のケ
ースでは間欠的に主記憶装置に書き込むかたちになるの
で、主記憶装置からの読出し処理等の前にライト・バッ
ファの内容を主記憶装置に書き込んだり、ライト・バッ
ファへの書き込みが行われない期間と主記憶装置の読出
しを行わない期間等の空き時間を利用して、ライト・バ
ッファの内容を主記憶装置に書き込むことで、ＣＰＵか
ら主記憶装置に対する書き込みを行う時点でライト争バ
ッファが一杯になっていると云った事態の出現率を大幅
に少なくすることができ、ライト・バッファを有効に利
用できる。

ここで述べた動作手順は、種々の可能な状態の一つであ
るが、纏めて云えば、上述の理由により本システムでは
、主記憶装置に対する書き込みのアクセスを行う場合に
、システム・バスの占有時間が短くなる。従って、主記
憶装置にアクセスの遅いメモリ素子を使用しても、主記
憶装置に対する書き込みのＣＰＵからみて、アクセスが
早く終了する。つまり、システム動作速度が高速になる
。

尚、実際の書き込み動作の関係式は次のようになり、従
来の平均アクセス時間Ｐｎ対本システムの平均アクセス
時間Ｐｐの関係と、システムの動作速度改善の効果は次
のようになることがわかる。

今、主記憶装置に対する従来の平均アクセス時間をＰｐ
、主記憶装置に対する本発明方式における平均アクセス
時間をＰｎ、主記憶装置への合計書き込み回数をｎ１ラ
イトバツフアの長さをｑ１主記憶装置への読出し割合（
％）をＲｔ、主記憶装置への書き込み割合（％）をＷｔ
１主記憶装置への平均読出し時間をＴａｒ、主記憶装置
への平均書き込み時間をＴｓｗ、ライトバッファへの平
均書き込み時間をＴｆ’ｗとすると、従来のシステム・
バスに対し、主記憶装置１９への平均アクセス時間はＰ
ｐ＝Ｒｔ　Ｔｌｌ１ｒ＋Ｗｔ　Ｔａ＋ｒ　　　　　　−
（１）本発明方式におけるシステム・バスに対する主記
憶装置１９への平均アクセス時間は Ｐｎ −Ｒｔ　Ｔｍｒ＋Ｗｔ　　（ｑＴｆｖ＋　（ｎ−ｑ）　
　Ｔｆｆｌｗ）／　ｎ　　　　Ｔ　ｆｗ＜　Ｔｌｌ１ｗ
　　　　　　　　　　　　−（２）と表わせる。

（１）および（２）式より ［Ｐｎ／ＰＩ）コ −（［Ｒｔ　Ｔｍｒ＋Ｗ　ｔ　Ｔｓ＋ｗ］／　　［Ｒｔ
　Ｔｍｒ＋Ｗ　ｔ　　（ｑ　Ｔｆ’ｖ＋　（ｎ　−ｑ）
Ｔｍｗ）／ｎ］ｌ＞１　　　　　　　　　　　　　・・
・（３）もしｎとｑを無限大にし、且つ、ｎ＞ｑとすれ
ば、本発明方式では主記憶装置１９への平均書き込み時
間はＴｏｗからＴｆｗへ収束する。すなわち、システム
・バスから主記憶装置１９への書き込み時間は短縮され
る。

例えば、ｎ　−２０，ｑ−４，Ｔｉｖ−５クロツク。

Ｔｆｗ−２クロツクとすれば、書き込み速度の短縮割合
はｌ　−（［（ｑＴｆｗ＋（ｎ−ｑ）　Ｔｍｗ）　／ｎ
］／Ｔｓｉｖ）　　−１−（［（４ｘ２＋　　（２０−
４）　　Ｘ　　５）／２０］　／　１−１２％となり、
動作速度が１２％も向上する。

尚、主記憶アクセス・バッファ・サブ・システム９、主
記憶装置制御部１６、主記憶装置９のコスト対動作速度
向上の割合は上記式のパラメータｑによって変わる。

以上、詳述したように本発明は主記憶装置とＣＰＵとの
間に動作速度がこの主記憶装置よりも高速なライト・バ
ッファ（ＦＩＦＯ）やキャッシュ・メモリを設け、ＣＰ
Ｕより主記憶装置への書き込み情報は一旦、ライト・バ
ッファ（ＦＩＦＯ）やキャッシュ・メモリに取り込み、
その後、ライト・バッファの保持情報を取り出して主記
憶装置に転送するようにしたものであり、このシステム
によれば、主記憶装置に動作速度の遅いメモリ素子を使
用した場合であっても主記憶装置へのアクセス、特に書
き込みを行う際において、主記憶装置のアクセス中タイ
ムに束縛されず、キャッシュΦメモリのアクセス・タイ
ム及びライト・バッファでのアクセス・タイムで動作さ
せることを可能にする。また、キャッシュ・メモリを使
用する場合は主記憶装置からの読出し情報を利用する際
にも、−度キャッシュされた情報なら主記憶装置から読
出すのに比へ、遥かに高速で読出すことができる。

尚、本発明は上記し且つ図面に示す実施例に限定するこ
となくその要旨を変更しない範囲内で適宜変形して実施
し得ることは勿論である。

［発明の効果コ 以上、詳述したように本発明によれば、動作速度の遅い
メモリ素子を使用した主記憶装置へのアクセス、特に書
き込みを行う際においても、主記憶装置のアクセス・タ
イムに束縛されず、主記憶装置のアクセス・タイム以上
の高速動作を可能にし、以て、主記憶装置のアクセス−
タイムによるシステム動作速度の束縛を解放できると共
に、特に書き込み時の動作のスピードアップを図ること
ができるようになるマイクロプロセッサ応用装置を提供
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す概略的なシステム構成
ブロック図、第２図は本発明装置における主記憶アクセ
ス・バッファ・サブ・システムの作用を説明するための
フローチャート、第３図は本発明システムにおける主記
憶装置制御部の作用を説明するためのフローチャート、
第４図は従来システムの構成例を示すブロック図、第５
図はその主記憶装置制御部の作用を説明するためのフロ
ーチャートである。 １．１４・・・ＣＰＵ　　（マイクロプロセッサ）、２
・・・外部キャッシュ・サブ・システム、３・・・アド
レス比較器、４・・・ライト・バッファ（ＦＩＦＯ）コ
ントロール、５・・・バスドライバ、６・・・アドレス
ＦＩＦ０．７・・・デー　９　ＦＩＦＯ１８・・・バス
・トランシーバ、９・・・主記憶アクセス・バッファ・
サブ・システム、１２・・・システム・バス、１５・・
・外部キャッシュ・サブ争システム（キャッシュ・メモ
リ）、１６・・・主記憶装置制御部、１７・・・バスド
ライバ、１ｇ・・・バス・トランシーバ、１９・・・主
記憶装置。 第２図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 ＣＰＵと主記憶装置とを有し、この主記憶装置は前記Ｃ
   ＰＵのアクセス指令によってデータの読出し・書き込み
   を行うようにしたマイクロプロセッサ応用装置において
   、 前記主記憶装置と前記ＣＰＵとの間に設けられ、動作速
   度がこの主記憶装置よりも高速で、所定の記憶容量を有
   する記憶素子を用いた書き込み情報バッファ手段と、 前記ＣＰＵのアクセス指令によって与えられる前記主記
   憶装置への書き込み情報を順次取り込んで前記書き込み
   情報バッファ手段に保持させると共にこの書き込み情報
   バッファ手段の保持情報を取り出して前記主記憶装置に
   転送する制御手段とを設けて構成したことを特徴とする
   マイクロプロセッサ応用装置。