JPH04137166A

JPH04137166A - メモリバス制御プロセッサ

Info

Publication number: JPH04137166A
Application number: JP26089190A
Authority: JP
Inventors: Seiji Nakai; 誠治中井; Tadashi Kubota; 正久保田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1992-05-12
Also published as: DE69126495D1; DE69126495T2; EP0477989A1; EP0477989B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、映像信号や音声信号などをディジタル信号処
理する並列コンピュータの各プロセッサ素子と、各プロ
セッサ素子がデータを転送するラインメモリ、フィール
ドメモリなどのメモリとを接続するメモリバスのバス数
削減を図るメモリバス制御プロセッサに関するものであ
る。

従来の技術従来から、映像信号や音声信号を実時間でディジタル信
号処理を行なうために、複数個のプロセッサ素子に処理
を分散させる並列コンピュータ（特にマルチプロセッサ
）による処理が考えられている。これらの信号処理にお
いてはラインメモリやフィールドメモリなどのメモリを
用いたブタの遅延処理が必要となるために、並列コンピ
ュータを構成するプロセッサ素子をメモリバスを介して
メモリに接続している。特に信号処理中の遅延関係を崩
さないために、メモリバスはプロセッサ素子とメモリを
１対ｌに接続することによって、特定のメモリに複数の
プロセッサ素子からのデータ転送ができないようにして
いる。

たとえば［実時間映像信号処理システムの提案」（Ｓ６
３電信学会春季全国大会予稿、Ｄ−２０１）の例ではマ
ルチプロセッサを構成する個々のプロセッサ素子にメモ
リを直接接続してデータ転送を行なっている。

以下図面を参照しながら、従来の並列コンピュータにお
けるメモリバスの一例について説明する。

第１８図は、従来のメモリバスの構成を示すものである
。第１８図において、３１１はメモＩ）バス接続部、３
２１〜３２４と３３１〜３３４と３４１〜３４４はプロ
セッサ素子（以降、図面の中ではＰＥと略す）、３７０
〜３７４はメモリ、３７５〜３７９はメモリアドレス発
生部である。

プロセッサ素子の出力バス３５１〜３５８はメモリバス
接続部３１１を介してメモリの入力メモリパス３８０〜
３８４に１対ｌに接続される。また、プロセッサ素子の
入力バス３６１〜３６８はメモリバス接続部３１１を介
してメモリの出力メモリバス３８５〜３８９に１対１に
接続される。

以上のように構成されたメモリバスについて、以下その
動作について説明する。

プロセッサ素子３２１，３２２，３２３゜３２４．３３
４の出力データを遅延したデータがそれぞれプロセンサ
素子３４１，３３３．３３２３３１．３４４での処理に
必要とされる場合には、メモリバス接続部３１１で第１
８図に示す接続を行なう。すなわち、プロセッサ素子の
出力バス３５１．３５２，３５３．３５４，３５８はそ
れぞれ入力メモリバス３８３．３８２．３８１３８０．
３８４と接続し、プロセッサ素子の入力バス３６１　３
６２．３６３．３６５，３６８はそれぞれ出力メモリバ
ス３８５，３８６，３８７３８８．３８９と接続してデ
ータの転送を行ない、必要とされる遅延処理を行なう。

発明が解決しようとする課題しかしながら上記のような構成では、ある１つのプロセ
ンサ素子が遅延処理を必要とする場合には、１個のメモ
リとそれらを接続する２本のメモリバスが必要となる。

したがって、高品位テレビジボンなどの映像信号処理に
おいては複数のプロセンサ素子が種々の遅延処理を必要
とするために、メモリバス数が増大するという課題を有
していた。

本発明は、ディジタル信号処理を実行する並列プロセッ
サにおいて、プロセンサ素子からメモリに対して転送さ
れるデータを多重化することによって、メモリバス数の
削減を図ることを目的とする。

課題を解決するための手段上記課題を解決するために、本発明のメモリバス制御プ
ロセッサは、複数のプロセッサ素子の出力バスとメモリ
の入力メモリバスとに接続され、出力バス上のデータに
対して時分割多重あるいはビット多重の少なくとも一方
の多重処理を行なうことによって多重データに変換し、
入力メモリバスに転送する多重制御部と、複数のプロセ
ッサ素子の入力バスとメモリの出力メモリバスとに接続
され、出力メモリバスからの多重データに対して分離処
理によって分離データに変換し、複数のプロセッサ素子
の入力バスに転送する分離制御部と、多重制御部と分離
制御部とに接続され、プログラムを実行することによっ
て、多重制御部に対する多重形式データの転送と、分離
制御部に対する分離形式データの転送とを行なうプログ
ラム制御部を備えている。

作用本発明は上記した構成によって、複数のプロセッサ素子
の出力バス上のデータを組み合わせて１つのメモリバス
上に多重化するため、出力バスとメモリバスおよび入力
バスとメモリバスとは複数対ｌの接続が可能となり、メ
モリバス数の削減を図ることができる。

実施例以下本発明の一実施例のメモリバス制御プロセッサにつ
いて、図面を参照しながら説明する。

本発明は、プロセッサ素子の出力バスに出力されたデー
タに対して同し遅延（たとえば１水平ライン分）を必要
とする場合に、データの多重制御を実行して並列コンピ
ュータのメモリバス数の削減を図ることを目的とする。

第１図は、本発明の第１の実施例におけるメモリバス制
御プロセνすの構成を示すものである。

第１図において、１１はメモリバス制御プロセンサ、２
１〜２４と３１〜３４と４１〜４４はプロセッサ素子、
７０はメモリ、７１はメモリアドレス発生部である。

メモリバス制御プロセンサ１１は、多重制御部１２、分
離制御部１３、プログラム制御部１４によって構成され
る。プログラム制御部１４からの制御によって、多重制
御部１２は、プロセンサ素子の出力バス５１〜５８から
選択した出力バス上のデータに対して多重化を行ない、
メモリ７０の入力メモリバス７２にデータ転送を行なう
。また同時に分離制御部１３は、メモリ７０の出力メモ
リバス７３上の多重データに対して分離を行ない、プロ
センサ素子の入力バス６１〜６８から選択した入力バス
にデータを振り分けて出力する。ここでメモリ７０では
、メモリアドレス発生部７１で一定の遅延量でループす
るように発生されたソーケンシャルアドレスを用いてデ
ータの書き込みと読み出しを同時に行ない、遅延処理を
実現している。

なお本実施例では、８木の出力バスと８木の入力バスを
メモリバス制御プロセッサ１１に接続しているが、この
本数は任意であり、８本に限定されるものではない。

また第２図、第３図、第４図はそれぞれメモリバス制御
プロセンサ１１内部の多重制御部１２、分離制御部１３
、プログラム制御部１４の構成を示すものである。

第２図において、多重制御部１２は、まず８本の出力バ
ス５１〜５８から入力セレクタ４２１ａ〜ｄで選択した
４本（あるいはそれ以下）の出力バスのデータを、ラッ
チ信号発生部４２２からのラッチ信号にしたがってレジ
スタ４２３ａ−ｄに格納する。この４個のレジスタはそ
れぞれ独立にラッチの実行／非実行を設定できる。次に
、この４個（あるいはそれ以下）のデータに対して、シ
フト演算器４２４ａ−ｄとマスク演算器４２５ａ〜ｄと
論理和演算器４２６での演算を組み合わせて多重化を行
ない、入力メモリバス７２に転送する。ここで、ラッチ
信号発生部４２２、シフト演算器４２４　ａ−ｄ、マス
ク演算器４２５ａ−ｄ、論理和演算器４２６をクロック
信号９１に同期して実行することでパイプライン処理を
可能にしている。また出力バスの選択番号、ラッチ実行
／非実行、シフト量、マスク位置の各設定プログラム制
御部１４からのデータバス１５ａによって行なう。

第３図において、分離制御部１３は、まず出力メモリバ
ス７３のデータを、ラッチ信号発生部４３５からのラッ
チ信号にしたがってレジスタ４３４ａ−ｄに格納する。

この４個のレジスタはそれぞれ独立にラッチの実行／非
実行が設定でき、同時に同一データを格納するか、また
はラッチタイミングをずらして異なるデータを格納する
ことができる。次に、この４個（あるいはそれ以下）の
データに対して、シフト演算器４３３ａ−ｄでシフト演
算を実行し、ラッチ回路４３２ａ−ｄで出力タイミング
を合わせたのち、８本の入力バス６１〜６日から出力セ
レクタ４３１ａ−ｄで選択した４本（あるいはそれ以下
）の入力バスに出力する。ここで、ラッチ信号発生部４
３５、シフト演算器４３３ａ−ｄ、ラッチ回路４３２ａ
−ｄ、出力セレクタ４３１ａ−ｄをクロック信号９１に
同期して実行することでパイプライン処理を可能にして
いる。また、ラッチ実行／非実行、シフト量、入力バス
の選択番号の各設定はプログラム制御部１４からのデー
タバス１５ｂによって行なう。

なお本実施例では、４本の出力バスと４本の入力バスを
選択できる制御を示したが、この本数は任意であり、４
本に限定されるものではない。

第４図において、プログラム制御部１４は、まず外部か
らのプログラムロードバス９２によって、多重形式と分
離形式を設定したプログラムをプログラムＲＡＭ４４５
に、プログラムＲＡＭの命令実行開始アドレス値をスタ
ートアドレスレジスタ４４３に、プログラム中で繰り返
し実行を行なうためのプログラムステップ数をループス
テップレジスタ４４１にそれぞれ格納する。ループカウ
ンタ４４２はクロック信号９１によりインクリメントさ
れ、計数した回数がループステップレジスタ４４１のプ
ログラムステップ数と同じになるごとにクリアされるこ
とによってクロック信号の計数を繰り返し、計数した値
をループアドレス値として出力する。このループアドレ
ス値とスタートアドレス値をアドレス加算器４４４で加
算した結果の命令アドレスをプログラムＲＡＭ４４５に
入力して、１ステンプ分の命令を読み出し、プログラム
ラッチ回路４４６でラッチする。この後、デコーダ４４
７で命令のデコードを行ない、データバス１５ａとデー
タバス１５ｂを通して多重制御部と分離制御部に対する
設定をそれぞれ行なう、ここで、ループカウンタ４４２
、アドレス加算器４４４、プログラムラッチ回路４４６
、デコーダ４４７をクロック信号９１に同期して実行す
ることでパイプライン処理を可能にしている。

以上のように構成されたメモリバス制御プロセッサにつ
いて、以下その動作について説明する。

第５図は多重／分離制御のシーケンスを示すものである
。この図において基準となるクロック信号は、同期信号
の水平同期信号に位相同期したものであり、以降、水平
同期信号の１サイクル分（＝１水平ライン分）をＩＨと
、クロック信号の１サイクル分をＩ　ＣＬＫと表記する
。たとえば第５図（ａ）に示すようなプロセッサ素子の
出力バス５１〜５４と５８に出力されたデータ１〜５に
対して同し遅延（たとえばＩＨ分）を必要とする場合の
多重／分離制御である。この５本の出力バスについて、
転送レートは５本とも１／２レート（２ＣＬＫ）とし、
ビット輻１６ビツトのうちの有効データビット幅はデー
タ１，４．５が８ビツトで、データ２．３が４ピントと
する。またメモリバスの転送レートはル−ト（ＩＣＬＫ
）で、ビット幅は１６ビントである。

多重制御は第５図（ｂ）に示すシーケンスで実行する。

多重の組合せは（データ１．データ２．データ３）と（
データ４．データ５）とし、それぞれの組合せごとにレ
ジスタラッチとシフト演算とマスク演算と論理和演算を
行なうことによってビット多重を行なう。さらにこれら
の処理を組合せごとにクロツク信号１サイクル分ずらし
て実行することによって、組合せごとにピント多重した
データを時分割多重して出力することができる。すなわ
ち、このときのプログラムのループ制御シーケンスは、
２ステツプごとの繰り返しで実行され、ステップ１（Ｓ
ｌ）ではデータ１〜３に対する入力セレクタ／ラッチ信
号発生とマスク演算の設定およびデータ４．５に対する
シフト演算の設定を行ない、ステップ２　（Ｓ２）では
データ１〜３に対するシフト演算の設定およびデータ４
．５に対する入力セレクタ／ラッチ信号発生とマスク演
算の設定を行なう。この結果、入力メモリバス７２へ転
送されるデータは第５図（Ｃ）に示すものとなる。

また、このときの多重制御部１２での処理内容を第６図
に示す。データ１〜３に対する多重処理では、ステップ
１（Ｓｌ）において入力セレクタ４２１ａ−ｃとレジス
タ４２３ａ−ｃでの処理を実行したのち、順次、シフト
演算器４２４ａ＝ｃ、マスク演算器４２５ａ−ｃ、論理
和演算器４２６で演算することによって図に示したピン
ト多重を実行する。また、データ４，５に対する多重処
理では、ステップ２　（Ｓ２）において入力セレクタ４
２１ａ−ｂとレジスタ４２３ａ−ｂでの処理を実行した
のち、順次、シフト演算器４２４ａ−ｂ、マスク演算器
４２５ａ−ｂ、論理和演算器４２６で演算することによ
って図に示したビット多重を実行する。さらに、この２
つのビット多重されたデータは異なるサイクルごとに出
力されるため時分割多重が実行され、多重データの転送
が可能となる。

分離制御は第５図（ｅｌに示すシーケンスで実行する。

メモリでＬ　Ｈ−８ＣＬＫ分の遅延を受けて出力メモリ
バス７３に順次転送される多重データ（第５図（ｄ）に
示す）に対して、それぞれのサイクルごとにデータをラ
ッチして時分割多重分離し、シフト演算を行なうことに
よってビット位置の移動を行なう、すなわち、このとき
のプログラムのループ制御シーケンスも２ステツプごと
の繰り返しになるが、ステップ１（Ｓｌ）ではデータ１
〜３に対するラッチ信号発生の設定およびデータ４５に
対するシフト演算と出力セレクタの設定を行ない、ステ
ップ２　（Ｓ２）ではデータ１〜３に対するシフト演算
と出力セレクタの設定およびデータ４，５に対するラッ
チ信号発生の設定を行なう。

この結果、５本の入力バス６５，６３．６２゜６１．６
８へ転送されるデータは第５図（ｆ）に示すものとなる
。

また、このときの分離制御部１３での処理内容を第７図
に示す。データ１〜３に対する分離処理では、ステップ
１（Ｓｔ）においてレジスタ４３４ａ−ｃでの処理を実
行したのち、順次、シフト演算器４３３ａ−ｃで演算し
、ラッチ回路４３２ａ−ｃ、出力セレクタ４３１ａ−ｃ
での処理を実行することによって図に示した分離を実行
する。また、データ４．５に対する分離処理では、ステ
ップ２　（Ｓ２）においてレジスタ４３４ａ〜ｂでの処
理を実行したのち、順次、シフト演算器４２４ａ−ｂで
演算し、ラッチ回路４３２ａ−ｂ、出力セレクタ４３１
ａ−ｂでの処理を実行することによって図に示した分離
を実行する。ここでピント多重分離は行なわないが、ビ
ット位置は移動できる。このようにして、分離データを
各プロセッサ素子の入力バスに転送することができる。

以上のように本実施例によれば、複数のプロセッサ素子
の出力バスとメモリの入力メモリバスに接続し、出力バ
ス上のデータに対して時分割多重あるいはビット多重の
少なくとも一方の多重処理を行なうことによって多重デ
ータに変換し、入力メモリバスに転送する多重制御部と
、複数のプロセッサ素子の入力バスとメモリの出力メモ
リバスに接続し、出力メモリバスからの多重データに対
して分離処理によって分離データに変換し、入力バスに
、転送する分離制御部と、多重制御部と分離制御部と接
続し、プログラムを実行することによって、多重制御部
に対する多重形式データの転送と、分離制御部に対する
分離形式データの転送とを行なうプログラム制御部を備
え、また多重制御部は、複数のプロセンサ素子の出力バ
スに接続し、プログラム制御部からの多重形式データに
従って、出力バスを選択する複数の入力セレクタと、複
数の入力セレクタに独立に接続し、選択した出力バス上
のデータを独立したラッチタイミングで格納する複数の
レジスタと、複数のレジスタに独立に接続し、プログラ
ム制御部からの多重形式データに従って、格納したデー
タにシフト演算を行なう複数のシフト演算器と、複数の
シフト演算器に独立に接続し、プログラム制御部からの
多重形式データに従って、シフト演算器の出力データに
マスク演算を行なう複数のマスク演算器と、複数のマス
ク演算器に接続し、マスク演算器の出力データ間の論理
和演算を行なったのち、メモリの入力メモリバスに対し
て出力する論理和演算器と、複数のレジスタに接続し、
プログラム制御部からの多重形式データに従って、ラッ
チタイミング信号を発生し、出力するラッチ信号発生部
とで構成し、また、分離制御部は、メモリの出力メモリ
バスに接続し、出力メモリバス上のデータを独立したラ
ッチタイミングで格納する複数のレジスタと、複数のレ
ジスタに独立に接続し、プログラム制御部からの分離形
式データに従って、格納したデータにシフト演算を行な
う複数のシフト演算器と、複数のシフト演算器に独立に
接続し、シフト演算器の出力データの出力タイミングを
合わせる複数のラッチ回路と、複数のラッチ回路に独立
に接続し、プログラム制御部からの分離形式データに従
って、複数のプロセッサ素子の入力バスの中から選択し
た入力バスをラッチ回路の出力先とする複数の出力セレ
クタと、複数のレジスタに接続し、プログラム制御部か
らの分離形式データに従って、ラッチタイミング信号を
発生し、出力するう・ノチ信号発生部とで構成し、また
、プログラム制御部は、プログラムとプログラム制御デ
ータを外部から入力するためのプログラムロードバスと
、プログラムロードバスに接続し、プログラムの命令実
行開始アドレス値として入力されるスタートアドレス値
を格納するスタートアドレスレジスタと、プログラムロ
ードバスに接続し、プログラム中で繰り返し実行を行な
う命令数として入力されるプログラムステップ数を格納
するループステ・７プレジスタと、ループステップレジ
スタに接続し、クロック信号を計数した回数が、入力さ
れるプログラムステップ数と同じになるごとに計数した
値をクリアすることによってクロック信号の計数を繰り
返し、計数した値をループアドレス値として出力するル
ープカウンタと、スタートアドレスレジスタとループカ
ウンタとに接続し、スタートアドレス値とループアドレ
ス値の加算を行ない、加算結果の命令アドレスを出力す
るアドレス加算器と、アドレス加算器とプログラムロー
ドバスに接続し、プログラムロードバスから入力される
プログラムを格納しておき、アドレス加算器から入力さ
れる命令アドレスによって命令を読み出すプログラムＲ
ＡＭと、プログラムＲＡＭに接続し、命令出力をラッチ
するプログラムラッチ回路と、プログラムラッチ回路に
接続し、命令のデコードを行ない、多重制御部と分離制
御部に対してデータの転送を行なうデコーダとで構成し
たことにより、プロセッサ素子の出力バスに出力された
データに対して同し遅延（たとえば１水平ライン分）を
必要とする場合に、データの多重制御を実行して並列コ
ンピュータのメモリバス数の削減を図り、並列コンピュ
ータの１チツプ化を実現できる。

以下本発明の第２の実施例のメモリバス制御プロセッサ
について、図面を参照しながら説明する。

本発明は、プロセッサ素子の出力バスに出力されたある
１つのデータに対して数種の遅延（たとえば１〜４水平
ライン分）を必要とする場合に、プロセッサ素子での処
理能力負担とメモリ周辺回路規模それぞれの増大を防止
するためにループバスを採用することによってデータの
多重制御を実行し、並列コンピュータのメモリバス数の
削減を図ることを目的とする。

第８図は、本発明の第２の実施例におけるメモリバス制
御プロセンサの構成を示すものである。

第８図において、１１１はメモリバス制御プロセンサ、
１２１〜１２４と１３１〜１３４と１４１〜１４４はプ
ロセンサ素子、１７０はメモリ、１７１はメモリアドレ
ス発生部である。

第１の実施例と異なるのは、メモリバス制御プロセッサ
１１１内部の多重制御部１１２と分離制御部１１３の間
にループバス１１６を設けたことである。なお、プログ
ラム制御部１１４の構成とその動作は第１の実施例と同
様である。プログラム制御部１１４からの制御によって
、多重制御部１１２は、プロセッサ素子の出力バス１５
１〜１５８およびループバス１１６から選択したバス上
のデータに対して多重化を行ない、メモリ１７０の入力
メモリバス１７２にデータ転送を行なう。また同時に分
離制御部１１３は、メモリ１７０の出力メモリバス１７
３上のデータに対して分離を行ない、プロセッサ素子の
入力バス１６１〜１６８から選択した入力バスにデータ
を振り分けて出力するとともにループバス１１６にもデ
ータを出力する。ここでメモリ１７０では、メモリアド
レス発生部１７１で一定の遅延量でクリアされるように
発生されたシーケンシャルアドレスを用いてデータの書
き込みと読み出しを同時に行ない、遅延処理を実現して
いる。

なお本実施例では、８本の出力バスと８本の入力バスを
メモリバス制御プロセッサ１１１に接続しているが、こ
の本数は任意であり、８本に限定されるものではない。

また第９図、第１０図はそれぞれメモリバス制御プロセ
ッサ１１１内部の多重制御部１１２、分離制御部１１３
の構成を示すものである。

第９図において、多重制御部１１２は、まず８本の出力
バス１５１〜１５８および４本のループバス１１６ａ−
ｄから入力セレクタ５２１ａ−ｄで選択した４本（ある
いはそれ以下）のバスのデータを、ラッチ信号発生部５
２２からのラッチ信号にしたがってレジスタ５２３ａ−
ｄに格納する。

次に、この４個（あるいはそれ以下）のデータに対して
、シフト演算器５２４ａ−ｄとマスク演算器５２５ａ−
ｄと論理和演算器５２６での演算を組み合わせて多重化
を行ない、入力メモリバス１７２に転送する。ここで、
ラッチ信号発生部５２２、シフト演算器５２４ａ〜ｄ、
マスク演算器５２５ａ−ｄ、論理和演算器５２６をクロ
ック信号１９１に同期して実行することでバイブライン
処理を可能にしている。また出力バスの選択番号、ラッ
チ実行／非実行、シフト量、マスク位置の各設定はプロ
グラム制御部からのデータ信号１１５ａによって行なう
。

第１０図において、分離制御部１１３は、まず出力メモ
リバス１７３のデータを、ラッチ信号発生部５３５から
のラッチ信号にしたがってレジスタ５３４ａ−ｄに格納
する。この４個のレジスタはそれぞれ独立にラッチの実
行／非実行が設定でき、同時に同一データを格納するか
、またはラッチタイミングをずらして異なるデータを格
納することができる。次に、この４個（あるいはそれ以
下）のデータに対して、シフト演算器５３３ａ〜ｄでシ
フト演算を実行し、ラッチ回路５３２ａ〜ｄで出力タイ
ミングを合わせたのち、８本の入力／”ス１６１〜１６
８から出力セレクタ５３１ａ〜ｄで選択した４本（ある
いはそれ以下）の入力バスに出力する。また、ラッチ回
路５３２ａ−ｄの出ツノデータをそれぞれループバス１
１６ａ−ｄに出力可能としている。ここで、ラッチ信号
発生部５３５、シフト演算器５３３ａ−ｄ、ラッチ回路
５３２ａ−ｄ、出力セレクタ５３１ａ−ｄをクロック信
号１９１に同期して実行することでパイプライン処理を
可能にしている。また、ラッチ実行／非実行、シフト量
、入力バスの選択番号の各設定はプログラム制御部から
のデータ信号１１５ｂによって行なう。

なお本実施例では、ループバスの本数を４本とし、出力
バスとループバスから４本のバスおよび入力バスから４
本のバスを選択できる制御を示したが、この本数は任意
であり、４本に限定されるものではない。

第１１図は多重／分離制御のシーケンスを示すものであ
る。この図において基準となるクロック信号は同期信号
の水平同期信号に位相同期したものであり、基原、水平
同期信号の１サイクル分（＝１水平ライン分）をＩＨと
、クロック信号の１サイクル分をＩ　ＣＬＫと表記する
。たとえば、第１１図（ａ）に示すようなプロセンサ素
子の出力バス１５４に出力されたデータＳに対して多種
の遅延（たとえば１〜４Ｈ分）を必要とする場合の多重
／分離制御である。このときには第１１図（ｂ）に示す
ように３本のループバスｌ　１６ｂ〜ｄから、入力バス
に出力されるデータのうち、ＩＨ遅延データ（＋１）、
２Ｈ遅延データ（＋２）、３Ｈ遅延データ（±３）を取
り込むことによって制御を行なう。この１本の出力バス
と３本のループバスの４本すべてについて、転送レート
は１／２レート（２ＬＣＫ）、ビット幅１６ビノトのう
ちの有効データビット幅は８ピントとする。またメモリ
バスの転送レートはル−ト（ＩＣＬＫ）で、ビット幅は
１６ビソトである。

多重制御は第１１図（Ｃ）に示すシーケンスで実行する
。１本の出力バスと３本のループバス上のデータを同時
にレジスタラッチしたのちシフト演算とマスク演算と論
理和演算を行なうことによってピント多重および時分割
多重を行なう。このとき多重の組合せ（データ＋１３デ
ータ＋３）と（データＳ、データ＋２）ごとのマスク演
算の切替をクロツク信号１サイクル分ずらして実行する
ことによって時分割多重を行なう、すなわち、このとき
のプログラムのループ制御シーケンスは、２ステツプご
との繰り返しで実行され、ステップ１（Ｓｌ）のみで４
個のデータに対する入力セレクタ／ラッチ信号発生を行
ない、のち各ステップごとにシフト演算とマスク演算の
設定を行なう。この結果、入力メモリバス１７２へ転送
されるデータは第１１１ｍ（ｄ）に示すものとなる。

また、このときの多重制御部１１２での処理内容を第１
２図に示す、データＳ、データ＋１〜データ＋３に対し
てステップ１（Ｓｌ）において入力セレクタ５２１ａ−
ｄとレジスタ５２３ａ−ｄでの処理を実行したのち、デ
ータ＋１．データ＋３に対する多重処理では、順次、シ
フト演算器５２４ａ−ｄ、マスク演算器５２５ａ−ｄ、
論理和演算器５２６で演算することによって図に示した
ビット多重を実行する。またデータＳ。データ＋２に対
する多重処理では、ステップ２　（Ｓ２）でレジスクラ
ッチは行なわずに、ステップ１（Ｓｌ）でレジスタラッ
チしたデータを用いて、順次、シフト演算器１１２ｄ、
マスク演算器１１２ｅ、論理和演算器１１２「で演算す
ることによって図に示したビット多重を実行する。さら
に、マスクの切替によって、この２つのピント多重され
たデータは異なるサイクルごとに出力されるため時分割
多重が実行され、多重データの転送が可能となる。

分離制御は第１Ｉ図（ｆ）に示すシーケンスで実行する
。メモリでＩＨ−８ＣＬＫ分の遅延を受けて入力メモリ
バス１７３に順次転送される多重データ：　（データ＋
２．データ＋４）〔（データ＋１゜データ＋３）の組合
せが遅延されたもの〕と（データ＋１．データ＋３）〔
（データＳ。データ＋２）の組合せが遅延されたもの〕
　（第１１図（ｅ）に示す）に対して、それぞれ２個の
レジスタに同−データをラッチすることによって時分割
多重分離し、シフト演算を行なうことによってビット位
置の移動を行なう。すなわち、このときのプログラムの
ループ制御シーケンスも２ステンプごとの繰り返しにな
るが、ステップ１（Ｓｌ）とステップ２　（Ｓ２）の両
方のステップとも全データに対する設定を行なう。この
結果、４本の入力バス１６４．１６２．１６３．１６１
へ転送されるデータは第１１図（（至）に示すものとな
る。

このときの分離制御部１１３での実行内容を第１３図に
示す。データー１−２．データー４に対する分離処理で
は、ステップ１（Ｓｌ）でレジスタ５３４　ａ　−ｂで
の処理を実行したのち、順次、シフト演算器５３３ａ−
ｂで演算し、ラッチ回路５３２ａ−ｂ、出力セレクタ５
３１ａ−ｂでの処理を実行することによって図に示した
分離を実行する。またデータ＋２．データ＋４に分離さ
れたデータを出力セレクタ５３１ａ−ｂで選択された入
力バスに転送するとともにデータ＋２をループバス１１
６ｂに転送する。ここでビット多重分離は行なわないが
、ビット位置は移動できる。また、データ＋１．データ
＋３に対する分離処理では、ステップ２でレジスタ５３
４ｃｍｄでの処理を実行したのち、順次、シフト演算器
５３３ｃｍｄで演算し、ラッチ回路５３２ｃｍｄ、出力
セレクタ５３１ｃｍｄでの処理を実行することによって
図に示した分離を実行する。また、データ＋１．データ
＋３に分離された分離データを出力セレクタ５３１ｃｍ
ｄで選択された入力バスに転送するとともにデータナ１
．データ＋３をそれぞれループバス１１６ｄ、１１６ｃ
に転送する。このようにして、分離したデータを各プロ
セッサ素子の入力バスに転送することができる。

以上のように本実施例によれば、分離制御部の複数のラ
ッチ回路の出力と多重制御部の複数の入力セレクタの入
力とを接続して、分離制御部で変換された分離データを
複数のプロセッサ素子の出力バス上のデータとともに選
択し、時分割多重あるいはビット多重の少な（とも一方
の多重処理を実行するための複数のループバスを備えた
ことにより、プロセッサ素子の出力バスに出力されたあ
る１つのデータに対して多種の遅延（たとえば１〜４水
平ライン分）を必要とする場合に、プロセッサ素子での
処理能力負担とメモリ周辺回路規模それぞれの増大を防
止したデータの多重制御を実行して並列コンピュータの
メモリバス数の削減を図り、並列コンピュータの１チツ
プ化を実現できる。

以下本発明の第３の実施例のメモリバス制御プロセッサ
について、図面を参照しながら説明する。

本発明は、プロセッサ素子の出力バスに出力されたデー
タに対するデータ多重の組合せが、映像信号処理の処理
手順ごと（たとえば表示期間での処理と帰線期間での処
理など）で異なる場合に、この組合せを動的に割り付け
てデータの多重制御を実行し、並列コンピュータのメモ
リバス数の削減を図ることを目的とする。

第１４図は、本発明の第３の実施例におけるメモリバス
制御プロセンサの構成を示すものである。

第１４図において、２１１はメモリバス制御プロセッサ
、２２１〜２２４と２３１〜２３４と２４１〜２４４は
プロセッサ素子、２９０はメモリ、２９１はメモリアド
レス発生部である。

第１の実施例と異なるのは、メモリバス制御プロセッサ
２１１内部に、データ多重の組合せを動的に割り付ける
ための割付信号を発生する動的割付制御部２１６を設け
、この割付信号によって多重制御部２１２と分離制御部
２１３に対して多重形式と分離形式の設定変更を動的に
可能とした動的割付プログラム制御部２１４を、プログ
ラム制御部の代わりに設けたことである。なお、多重制
御部２１２と分離制御部２１３の構成とその動作は第１
の実施例と同様である。

第１５図、第１６図はそれぞれメモリバス制御プロセッ
サ２１１内部の動的割付制御部２１６と動的割付プログ
ラム制御部２１４の構成を示すものである。

第１５図において、動的割付制御部２１６は、外部から
のプログラムロードバス２９２によって、映像信号処理
の処理手順ごと（たとえば表示期間と帰線期間など）で
異なる割付信号２１７を出力するためのデータをＲＡＭ
６５２に格納しておき、同期信号２９０とクロック信号
２９１をカウンタ６５１で計数した値をＲＡＭ６５２に
入力することで割付信号２１７を切替え、動的割付プロ
グラム制御部２１４に出力する。

第１６図において、動的割付プログラム制御部２１４は
、まず外部からのプログラムロードバス２９２によって
、映像信号処理の処理手順ごとで異なる多重形式と分離
形式を設定したプログラムをプログラムＲＡＭ６４５に
、映像信号処理の処理手順ごとで異なるプログラムＲＡ
Ｍの命令実行開始アドレス値を４個のスタートアドレス
レジスタ６４３に、映像信号処理の処理手順ごとで異な
る繰り返し実行を行なうためのプログラムステノブ数を
４個のループステップレジスタ６４１にそれぞれ格納す
る。ループカウンタ６４２はクロック信号２９１により
インクリメントされ、計数した回数が割付信号２１７に
よってセレクタ６４８で選択されたループステップレジ
スタ６４１の、ある１つのプログラムステップ数と同じ
になるごとにクリアされることによってクリア信号の計
数を繰り返し、計数した値をループアドレス値として出
力する。このループアドレス値と、割付信号２１７によ
ってセレクタ６４９で選択されたある１つのスタートア
ドレス値をアドレス加算器６４４で加算した結果の命令
アドレスをプログラムＲＡＭ６４５に入力して、映像信
号処理の処理手順ごとに異なるプログラムの繰り返し範
囲の中から１ステツプ分の命令を読み出し、プログラム
ラッチ回路６４６でラッチする。この後、テ゛コーダ６
４７で命令のデコードを行ない、データバス２１５ａと
２１５ｂを通して多重制御部と分離制御部に対する設定
をそれぞれ行なう。ここで、ループカウンタ６４２、ア
ドレス加算器６４４、プログラムラッチ回数６４６、デ
コーダ６４７、セレクタ６４８とセレクタ６４９をクロ
ック信号２９１に同期して実行することでパイプライン
処理を可能にしている。

なお本実施例では、４個のスタートアドレスレジスタと
４個のループステップレジスタから選択する動的割付制
御を示したが、この個数は任意であり、４個に限定され
るものではない。

第１７図は多重／分離制御のシーケンスを示すものであ
る。この図において基準となるクロ、り信号は同期信号
の水平同期信号に位相同期したものであり、以降、水平
同期信号の１サイクル分（−１水平ライン分）をＩＨと
、クロック信号の１サイクル分をＩ　ＣＬＫと表記する
。たとえば、第１７図（ａ）に示すようなプロセッサ素
子の出力バス２５１〜２５４に出力されたデータ１〜４
に対して同し遅延（たとえばＩＨ分）を必要とする場合
の多重／分離制御である。この４本の出力バスについて
、転送レートはデータ！、データ４が１／２レー）（２
ＣＬＫ）で、データ２．データ３が１／４レート（４Ｃ
ＬＫ）とし、ビット幅１６ビツトのうちのを効データビ
ット幅は４本とも１６ビノトとする。また、メモリバス
の転送レートはル−）（ＩＣＬＫ）でビット幅は１６ビ
ソトである。

動的割付プログラム制御部は第１７図（ロ）に示すソー
ケンスで割付変更を行ない、プログラムの繰り返し範囲
を変更する。この例では、４ステツプごとの繰り返しく
Ｓｌ−４）を（Ｓ５〜８）に変更する。これによって割
付変更前後でのデータの多重形式と分離形式を切り替え
る。なお同図中の斜線の部分は割付変更により無効とな
る部分を示す。

多重制御は第１７図（Ｃ）に示すノーケンスで実行する
。多重の組合せは、データ１が出力されていないときに
は（データ２〜４）とし、データ１め出力が始まり、デ
ータ４の出力が止まったときには割付変更を行なうこと
によって（データ１〜３）とする。この組合せに対して
時分割多重を行なった結果、入力メモリバス２９２へ転
送されるデータは第１７図（ｄ）に示すものとなる。

分離制御は第１７図（ｆ）に示すシーケンスで実行する
。メモリでＩＨ−４ＣＬＫ分の遅延を受けて出力メモリ
バス２９３に順次転送される多重データ（第１７図（ｅ
）に示す）に対して、それぞれのサイクルごとにデータ
をラッチして時分割多重分離を行なう。この結果、４本
の入力バス２６１２６２．２６３．２６４へ転送される
データは第１７図（濁に示すものとなる。

以上のように本実施例によれば、同期信号とクロック信
号を計数した値から割付信号を発生する動的割付制御部
を備え、プログラム制御部の代わりに、動的割付制御部
と多重制御部と分離制御部とに接続し、動的割付制御部
から入力される割付信号によって、多重制御部に転送す
る多重形式データと分離制御部に転送する分離形式デー
タの変更を行なう動的割付プログラム制御部を備え、ま
た、動的割付制御部は、同期信号とクロック信号を計数
し、計数値を出力するカウンタと、プログラムを外部か
ら入力するためのプログラムロードバスと、カウンタと
プログラムロードバスに接続し、プログラムロードバス
から入力される同期タイミングと動的割付信号の切替タ
イミングを関係づけたデータを格納しておき、カウンタ
から入力される計数値によって動的割付信号を出力する
ＲＡＭとで構成し、また、動的割付プログラム制御部は
、プログラムとプログラム制御データを外部から入力す
るためのプログラムロードバスと、プログラムロードバ
スに接続し、プログラムの命令実行開始アドレス値とし
て入力される複数のスタートアドレス値を格納する複数
のスタートアドレスレジスタと、複数のスタートアドレ
スレジスタと動的割付制御部に接続し、複数のスタート
アドレス値から割付信号によって１つのスタートアドレ
ス値を選択し、出力するスタートアドレスセレクタと、
プログラムロードバスに接続し、プログラム中で繰り返
し実行を行なう命令数として入力される複数のプログラ
ムステップ数を格納する複数のループステップレジスタ
と、複数のループステップレジスタと動的割付制御部に
接続し、複数のプログラムステップ数から割付信号によ
って１つのプログラムステップ数を選択し、出力するル
ーフステップセレクタと、ループステップセレクタに接
続し、クロック信号を計数した回数が、入力されるプロ
グラムステップ数と同じになるごとに計数した値をクリ
アすることによってクロック信号の計数を繰り返し、計
数した値をループアドレス値として出力するループカウ
ンタと、スタートアドレスセレクタとループカウンタと
に接続し、スタートアドレス値とループアドレス値の加
算を行ない、加算結果の命令アドレスを出力するアドレ
ス加算器と、アドレス加算器とプログラムロードバスに
接続し、プログラムロードバスから入力されるプログラ
ムを格納しておき、アドレス加算器から入力される命令
アドレスによって命令を読み出すプログラムＲＡＭと、
プログラムＲＡＭに接続し、命令出力をラッチするプロ
グラムラッチ回路と、プログラムラッチ回路に接続し、
命令のデコードを行ない、多重制御部と分離制御部に対
してデータの転送を行なうデコーダとで構成したことに
より、プロセンサ素子の出力バスに出力されたデータに
対するデータ多重の組合せが、映像信号処理の処理手順
ごと（たとえば表示期間での処理と帰線期間での処理な
ど）で異なる場合に、この組合せを動的に割り付けてデ
ータの多重制御を実行し、並列コンピュータのメモリバ
ス数の削減を図り、並列コンピュータの１チツプ化を実
現できる。

なお、第２の実施例と第３の実施例を個々に説明したが
、これらの構成を独立に実現することを限定したのでは
なく、組み合わせて実現することも可能である。

発明の効果以上のように本発明は、複数のプロセッサ素子の出力バ
スとメモリの人力メモリバスに接続し、出力バス上のデ
ータに対して時分割多重あるいはビット多重の少なくと
も一方の多重処理を行なうことによって多重データに変
換し、入力メモリバスに転送する多重制御部と、複数の
プロセッサ素子の入力バスとメモリの出力メモリバスに
接続し、出力メモリバスからの多重データに対して分離
処理によって分離データに変換し、入力バスに転送する
分離制御部と、多重制御部と分離制御部と接続し、プロ
グラムを実行することによって、多重制御部に対する多
重形式データの転送と、分離制御部に対する分離形式デ
ータの転送とを行なうプログラム制御部を備え、また、
多重制御部は、複数のプロセンサ素子の出力バスに接続
し、プログラム制御部からの多重形式データに従って、
出力バスを選択する複数の入力セレクタと、複数の入力
セレクタに独立に接続し、選択した出力バス上のデータ
を独立したラッチタイミングで格納する複数のレジスタ
と、複数のレジスタに独立に接続し、プログラム制御部
からの多重形式データに従って、格納したデータにシフ
ト演算を行なう複数のシフト演算器と、複数のシフト演
算器に独立に接続し、プログラム制御部からの多重形式
データに従って、シフト演算器の出力データにマスク演
算を行なう複数のマスク演算器と、複数のマスク演算器
に接続し、マスク演算器の出力データ間の論理和演算を
行なったのち、メモリの入力メモリバスに対して出力す
る論理和演算器と、複数のレジスタに接続し、プログラ
ム制御部からの多重形式データに従って、ラッチタイミ
ング信号を発生し、出力するラッチ信号発生部とで構成
し、また、分離制御部は、メモリの出力メモリバスに接
続し、出力メモリバス上のデータを独立したラッチタイ
ミングで格納する複数のレジスタと、複数のレジスタに
独立に接続し、プログラム制御部からの分離形式データ
に従って、格納したデータにシフト演算を行なう複数の
シフト演算器と、複数のシフト演算器に独立に接続し、
シフト演算器の出力データの出力タイミングを合わせる
複数のラッチ回路と、複数のラッチ回路に独立に接続し
、プログラム制御部からの分離形式データに従って、複
数のプロセッサ素子の入力バスの中から選択した入力バ
スをラッチ回路の出力先とする複数の出力セレクタと、
複数のレジスタに接続し、プログラム制御部からの分離
形式データに従って、ラッチタイミング信号を発生し、
出力するラッチ信号発生部とで構成し、また、プログラ
ム制御部は、プログラムとプログラム制御データを外部
から入力するためのプログラムロードバスと、プログラ
ムロードバスに接続し、プログラムの命令実行開始アド
レス値として入力されるスタートアドレス値を格納する
スタートアドレスレジスタと、プログラムロードバスに
接続し、プログラム中で繰り返し実行を行なう命令数と
して人力されるプログラムステップ数を格納するループ
ステップレジスタと、ループステップレジスタに接続し
、クロック信号を計数した回数が、入力されるプログラ
ムステップ数と同じになるごとに計数した値をクリアす
ることによってクロック信号の計数を繰り返し、計数し
た値をループアドレス値として出力するループカウンタ
と、スタートアドレスレジスタとループカウンタとに接
続し、スタートアドレス値とループアドレス値の加算を
行ない、加算結果の命令アドレスを出力するアドレス加
算器と、アドレス加算器とプログラムロードバスに接続
し、プログラムロードバスから入力されるプログラムを
格納しておき、アドレス加算器から入力される命令アド
レスによって命令を読み出すプログラムＲＡＭと、プロ
グラムＲＡＭに接続し、命令出力をラッチするプログラ
ムラッチ回路と、プログラムラッチ回路に接続し、命令
のデコードを行ない、多重制御部と分離制御部に対して
データの転送を行なうデコーダとで構成したことにより
、複数のプロセッサ素子とメモリ間を転送するデータの
多重制御を実行して並列コンピュータのメモリバス数の
削成を図り、並夕１上コンビ二一夕の１チンプ化を実現
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるメモリバス制御
プロセッサの構成図、第２図、第３図第４図は各々、メ
モリ制御プロセンサ内部の多重制御部２分離制御部、プ
ログラム制御部の構成図、第５図は多重／分離制御のシ
ーケンス説明図、第６図は多重制御の動作説明図、第７
図は分離制御の動作説明図、第８図は本発明の第２の実
施例におけるメモリバス制御プロセッサの構成図、第９
図、第１０図は各々、メモリ制御プロセッサ内部の多重
制御部１分離制御部の構成図、第１１図は多重／分離制
御のシーケンス説明図、第１２図は多重制御の動作説明
図、第１３図は分離制御の動作説明図、第１４図は本発
明の第３の実施例におけるメモリバス制御プロセッサの
構成図、第１５図、第１６図は各々、メモリ制御プロセ
ッサ内部の動的割付制御部、動的割付プログラム制御部
の構成図、第１７図は多重／分離制御のシーケンス説明
図、第１８図は従来のメモリバスの構成図である。１１・・・・・・メモリバス制御部プロセンサ、１２・
・・・・・多重制御部、１３・・・・・・分離制御部、
１４・・・・・・プログラム制御部、２１〜２４．３１
〜３４４１〜４４・・・・・・プロセッサ素子、７０・
・・・・・メモリ、７１・・・・・・メモリアドレス発
生部、１１６・・・・・・ループバス、２１４・・・・
・・動的割付プログラム制御部、２１６・・・・・・動
的割付制御部。代理人の氏名　弁理士小鍜治明　ほか２各県図１スｔツフＩ！１ｇＩＤ−ｈハノ（第　２；；、　　３　　ｃ′＋錫　４　［５ｂ渠［−］４−＋ＩＣＬドし」崎− 図ｋ、一゛１図りユニ１０図第　１１Ｉ”に１訓　２図Ｃａｔｒ玉二因Ｌｊｌ小の瑳ｒ′ＪＪ１月１４【ワト暢）ｉ１１目１オ
マスクさ叡た部分（４−夕；０）！丞ν＋　　３　ｉ゛
：第１４図ＦＩＩＰＩりＯツ７フｉ７ラム？１１信号□−ドｌつ［二１５目に、１６０７１５α ２１コＤ τル１７図嬌−やＩＣＬＫ第１８図

Claims

【特許請求の範囲】

（１）複数のプロセッサ素子の出力バスとメモリの入力
メモリバスとに接続され、前記出力バス上のデータに対
して時分割多重あるいはビット多重の少なくとも一方の
多重処理を行なうことによって多重データに変換し、前
記入力メモリバスに転送する多重制御部と、複数のプロ
セッサ素子の入力バスと前記メモリの出力メモリバスと
に接続され、前記出力メモリバスからの多重データに対
して分離処理によって分離データに変換し、前記複数の
プロセッサ素子の入力バスに転送する分離制御部と、前
記多重制御部と前記分離制御部とに接続され、プログラ
ムを実行することによって、前記多重制御部に対する多
重形式データの転送と、前記分離制御部に対する分離形
式データの転送とを行なうプログラム制御部を備えたこ
とを特徴とするメモリバス制御プロセッサ。
（２）多重制御部は、複数のプロセッサ素子の出力バス
に接続されプログラム制御部からの多重形式データに従
って前記出力バスを選択する複数の入力セレクタと、前
記複数の入力セレクタに独立に接続され前記選択した出
力バス上のデータを独立したラッチタイミングで格納す
る複数のレジスタと、前記複数のレジスタに独立に接続
され前記プログラム制御部からの多重形式データに従っ
て、格納したデータにシフト演算を行なう複数のシフト
演算器と、前記複数のシフト演算器に独立に接続され前
記プログラム制御部からの多重形式データに従って、シ
フト演算器の出力データにマスク演算を行なう複数のマ
スク演算器と、前記複数のマスク演算器に接続されマス
ク演算器の出力データ間の論理和演算を行なったのち、
メモリの入力メモリバスに対して出力する論理和演算器
と、前記複数のレジスタに接続され前記プログラム制御
部からの多重形式データに従ってラッチタイミング信号
を発生し出力するラッチ信号発生部とで構成されること
を特徴とする請求項（１）記載のメモリバス制御プロセ
ッサ。
（３）分離制御部は、メモリの出力メモリバスに接続さ
れ前記出力メモリバス上のデータを独立したラッチタイ
ミングで格納する複数のレジスタと、前記複数のレジス
タに独立に接続されプログラム制御部からの分離形式デ
ータに従って、格納したデータにシフト演算を行なう複
数のシフト演算器と、前記複数のシフト演算器に独立に
接続されシフト演算器の出力データの出力タイミングを
合わせる複数のラッチ回路と、前記複数のラッチ回路に
独立に接続され前記プログラム制御部からの分離形式デ
ータに従って、複数のプロセッサ素子の入力バスの中か
ら選択した入力バスをラッチ回路の出力先とする複数の
出力セレクタと、前記複数のレジスタに接続され前記プ
ログラム制御部からの分離形式データに従ってラッチタ
イミング信号を発生し出力するラッチ信号発生部とで構
成されることを特徴とする請求項（１）記載のメモリバ
ス制御プロセッサ。
（４）プログラム制御部は、プログラムとプログラム制
御データを外部から入力するプログラムロードバスと、
前記プログラムロードバスに接続されプログラムの命令
実行開始アドレス値として入力されるスタートアドレス
値を格納するスタートアドレスレジスタと、前記プログ
ラムロードバスに接続されプログラム中で繰り返し実行
を行なう命令数として入力されるプログラムステップ数
を格納するループステップレジスタと、前記ループステ
ップレジスタに接続されクロック信号を計数した回数が
、入力されるプログラムステップ数と同じになるごとに
計数した値をクリアすることによってクロック信号の計
数を繰り返し、計数した値をループアドレス値として出
力するループカウンタと、前記スタートアドレスレジス
タと前記ループカウンタとに接続され、スタートアドレ
ス値とループアドレス値の加算を行ない、加算結果の命
令アドレスを出力するアドレス加算器と、前記アドレス
加算器と前記プログラムロードバスに接続され、前記プ
ログラムロードバスから出力されるプログラムを格納し
ておき、前記アドレス加算器から出力される命令アドレ
スによって命令を読み出すプログラムＲＡＭと、前記プ
ログラムＲＡＭに接続され命令出力をラッチするプログラムラッ
チ回路と、前記プログラムラッチ回数に接続され、命令
のデコードを行ない、前記多重制御部と前記分離制御部
に対してデータの転送を行なうデコーダとで構成される
ことを特徴とする請求項（１）記載のメモリバス制御プ
ロセッサ。
（５）分離制御部の複数のラッチ回路の出力と多重制御
部の複数の入力セレクタの入力とを接続して、前記分離
制御部で変換された分離データを複数のプロセッサ素子
の出力バス上のデータと共に選択し、時分割多重あるい
はビット多重の少なくとも一方の多重処理を実行する複
数のループバスを備えたことを特徴とする請求項（１）
記載のメモリバス制御プロセッサ。
（６）同期信号とクロック信号を計数した値から割付信
号を発生する動的割付制御部を備え、プログラム制御部
の代わりに、前記動的割付制御部と多重制御部と分離制
御部とに接続され、前記動的割付制御部から出力される
割付信号によって、前記多重制御部に転送する多重形式
データと前記分離制御部に転送する分離形式データの変
更を行なう動的割付プログラム制御部を備えたことを特
徴とする請求項（１）記載のメモリバス制御プロセッサ
。
（７）動的割付制御部は、同期信号とクロック信号を計
数しこの計数値を出力するカウンタと、プログラムを外
部から入力するプログラムロードバスと、前記カウンタ
及び前記プログラムロードバスに接続され、前記プログ
ラムロードバスから入力される同期タイミングと動的割
付信号の切替タイミングを関係づけたデータを格納して
おき、前記カウンタから入力される計数値によって動的
割付信号を出力するＲＡＭとで構成されることを特徴と
する請求項（６）記載のメモリバス制御プロセッサ。
（８）動的割付プログラム制御部は、プログラムとプロ
グラム制御データを外部から入力するプログラムロード
バスと、前記プログラムロードバスに接続されプログラ
ムの命令実行開始アドレス値として入力される複数のス
タートアドレス値を格納する複数のスタートアドレスレ
ジスタと、前記複数のスタートアドレスレジスタと動的
割付制御部に接続され、複数のスタートアドレス値から
割付信号によって１つのスタートアドレス値を選択し出
力するスタートアドレスセレクタと、前記プログラムロ
ードバスに接続され、プログラム中で繰り返し実行を行
なう命令数として入力される複数のプログラムステップ
数を格納する複数のループステップレジスタと、前記複
数のループステップレジスタと前記動的割付制御部に接
続され、複数のプログラムステップ数から前記割付信号
によって１つのプログラムステップ数を選択し出力する
ループステップセレクタと、前記ループステップセレク
タに接続され、クロック信号を計数した回数が、入力さ
れるプログラムステップ数と同じになるごとに計数した
値をクリアすることによってクロック信号の計数を繰り
返し、計数した値をループアドレス値として出力するル
ープカウンタと、前記スタートアドレスセレクタと前記
ループカウンタとに接続され、スタートアドレス値とル
ープアドレス値の加算を行ない、加算結果の命令アドレ
スを出力するアドレス加算器と、前記アドレス加算器及
び前記プログラムロードバスに接続され、前記プログラ
ムロードバスから出力されるプログラムを格納しておき
、前記アドレス加算器から出力される命令アドレスによ
って命令を読み出すプログラムＲＡＭと、前記プログラ
ムＲＡＭに接続され命令出力をラッチするプログラムラ
ッチ回路と、前記プログラムラッチ回路に接続され、命
令のデコードを行ない、多重制御部と分離制御部に対し
てデータの転送を行なうデコーダとで構成されることを
特徴とする請求項（６）記載のメモリバス制御プロセッ
サ。