JPH04124868A - Method of forming module of chip design - Google Patents

Method of forming module of chip design

Info

Publication number
JPH04124868A
JPH04124868A JP24460590A JP24460590A JPH04124868A JP H04124868 A JPH04124868 A JP H04124868A JP 24460590 A JP24460590 A JP 24460590A JP 24460590 A JP24460590 A JP 24460590A JP H04124868 A JPH04124868 A JP H04124868A
Authority
JP
Japan
Prior art keywords
module
power supply
wiring
frame
cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24460590A
Other languages
Japanese (ja)
Inventor
Hiroki Korenaga
是永 浩喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP24460590A priority Critical patent/JPH04124868A/en
Publication of JPH04124868A publication Critical patent/JPH04124868A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To straighten a power source lead-in line to be led-in a power terminal as much as possible and to shorten it by interconnecting cells via signal wiring, leading the signal wiring from the cell to a module frame to form a module, reducing a wiring region in the module by the compaction by a computer, and providing a framelike power supply wiring around the module. CONSTITUTION:Cells 121-129 are disposed, signal wiring among cells 121-129 are coupled, and signal wirings 14 necessary to input and output a module 10C is led from the cells 121-129 to a module frame 24A. Then, the wiring region in the module 10C is reduced by compaction of a computer as a module 10D. Thereafter, framelike power supply wiring 26, 28 are wired around the module 10D, and a Vcc terminal 16 in the module 10D, a Vss terminal 18, and the wiring 26, 28 out of the module 10D are connected will each other by power source lead-in wiring 32, 30.

Description

【発明の詳細な説明】[Detailed description of the invention] 【概要】【overview】

チップ設計におけるモジュール作成方法に関し、モジュ
ール枠上からモジュール内のセルの電源端子に引込まれ
る電源引込線を、できるだけ真っ直ぐにして短くするこ
とを目的とし、 セルを配置し、セル間を信号線で結線し、該セルからモ
ジュール枠へ信号線を引出してモジュ・−ルを作成する
第1ステップと、該モジュールに対し、計算機によるコ
ンパクションをかけて該モジュール内の配線領域を縮小
することにより、該モジュールのサイズを小さくする第
2ステップと、次に、該モジュールの回りに枠状電源供
給線を配線し、該セルの電源端子と該枠状電源供給線と
を電源引込線で互いに結線する第3ステップと、を備え
て構成する。
Regarding the module creation method in chip design, the aim is to make the power supply line drawn from the module frame to the power supply terminal of the cell in the module as straight and short as possible, by arranging the cells and connecting the cells with signal lines. The first step is to draw a signal line from the cell to the module frame to create a module, and the module is compacted by a computer to reduce the wiring area within the module. a second step of reducing the size of the module, and a third step of wiring a frame-shaped power supply line around the module and connecting the power terminal of the cell and the frame-shaped power supply line to each other with a power lead-in line. It is configured with and.

【産業上の利用分野】[Industrial application field]

本発明は、チップ設計におけるモジュール作成方法に関
する。
The present invention relates to a module creation method in chip design.

【従来の技術】[Conventional technology]

半導体集積回路は、その回路素子の微細化により高集積
化が進展し、回路規模が増大してきたため、階層設計が
必須になってきた。 階層設計においては、電源配線もモジュールに対して行
われる。モジュールの作成は次のようにして行われる。 すなわち、第4図に示す如く、モジュール10Aに必要
なセル121〜129を配置する。次に、セル121〜
129間を信号線で結線し、セルの人出力に必要な信号
線をセル121〜129からモジュール枠24A上まで
引出し、さらに、モジュール枠24A上からセルのVc
c(5’i/)端子16、Vss(グランド)端子18
まで電源引込線20.22を引き込む。次に、計算機に
よるコンパクションをかけて、モジニール10A内の配
線領域を縮小することにより、モジュール10Δのサイ
ズを小さくする。これにより、モジュール10Aは第5
Ei?Iに示すようなモジュール10Bとなる。
BACKGROUND ART Semiconductor integrated circuits have become highly integrated due to the miniaturization of circuit elements, and as the circuit scale has increased, hierarchical design has become essential. In a hierarchical design, power supply wiring is also performed for modules. A module is created as follows. That is, as shown in FIG. 4, cells 121 to 129 necessary for the module 10A are arranged. Next, cells 121~
129 with a signal line, and pull out the signal line necessary for cell output from cells 121 to 129 to above the module frame 24A, and then connect the cell's Vc from above the module frame 24A.
c (5'i/) terminal 16, Vss (ground) terminal 18
Pull the power supply lead wires 20 and 22 up to the point. Next, the size of the module 10Δ is reduced by applying compaction using a computer to reduce the wiring area within the module 10A. As a result, the module 10A
Ei? A module 10B as shown in I is obtained.

【発明が解決しようとする課題】[Problem to be solved by the invention]

しかし、このモジュール10Bよりも上の階層でのモジ
ュール間の配線は、10をブラックボックスとして見る
ので、モジュール10Bの基準点Pに対する、電源引込
線20.22のモジュール枠24B上での位置を変更す
ることができない。 このため、上記コンパクションにより、電源引込線20
.22が折り曲げられて、引き延ばされる。 電源引込線20.22が長くなると、モジュール10B
のサイズが大きくなって高集積化が妨げられ、また、配
線の微細化による、配線の括れなどを引き起すエレクト
ロマイグレーションに対する耐性が弱くなる。 本発明の目的は、このような問題点に鑑み、モジュール
枠上からモジュール内のセルの電源端子に引込まれる電
源引込線を、できるだけ真っ直ぐにして短(することが
できる、チップ設計におけるモジュール作成方法を提供
することにある。
However, in the wiring between modules in the hierarchy above this module 10B, 10 is viewed as a black box, so the position of the power supply line 20.22 on the module frame 24B with respect to the reference point P of the module 10B is changed. I can't. Therefore, due to the compaction described above, the power supply lead-in line 20
.. 22 is folded and stretched. If the power lead-in wire 20.22 becomes longer, the module 10B
This increases the size of the wiring, which impedes high integration.Furthermore, due to the miniaturization of wiring, resistance to electromigration, which causes wiring constriction, becomes weaker. In view of these problems, an object of the present invention is to provide a method for creating a module in chip design, in which the power supply line drawn from the module frame to the power supply terminal of the cell in the module can be made as straight and short as possible. Our goal is to provide the following.

【課題を解決するための手段] 本発明に係る、チップ設計におけるモジュール作成方法
を、実施例図面第11!l及び第2図を参照して説明す
る。 この方法は、次のような3つのステップ(1)〜(3)
を備えている。 (1)第1ステップでは、第1図に示すように、セル1
21〜129を配置し、セル間を信号線14で結線し、
該セルからモジニール枠24Aへ信号線を引出してモジ
ュール10Cを作成する。 (2)第2ステップでは、第1図に示すようなモジュー
ル10Cに対し、計算機によるコンパクションをかけて
モジニール10C内の配線領域を縮小することにより、
モジニール10Cを第2図に示すようなモジュール10
Dにし、そのサイズを小さくする。 (3)第3ステップでは、モジュール10Dの回りに枠
状電源供給線26.28を配線し、モジニール10D内
のセルの電源端子16.18と、モジニール10D外の
枠状電源供給線28.26とを電源引込線32.30で
互いに結線する。 【作用】 このようにしてモジュール10Dを作成すれば、電源引
込線30.32にコンパクションがかけられず、かつ、
枠状電源供給線26.28がモジュール10Dを囲んで
いるので、モジュール枠24B上からモジュール10D
内のセルの電源端子18.16に引込まれる電源引込線
30.32を、できるだけ真っ直ぐにして短くすること
ができる。
[Means for Solving the Problems] The method for creating a module in chip design according to the present invention is shown in the 11th embodiment drawing! This will be explained with reference to FIG. 1 and FIG. This method consists of the following three steps (1) to (3):
It is equipped with (1) In the first step, as shown in FIG.
21 to 129 are arranged, and the cells are connected with the signal line 14,
A signal line is drawn out from the cell to the modular frame 24A to create a module 10C. (2) In the second step, the module 10C as shown in FIG. 1 is subjected to computer compaction to reduce the wiring area within the module 10C.
The module 10 as shown in FIG.
D and reduce its size. (3) In the third step, the frame-shaped power supply line 26.28 is wired around the module 10D, and the frame-shaped power supply line 28.28 is connected to the cell power terminal 16.18 inside the module 10D and the frame-shaped power supply line 28.26 outside the module 10D. and are connected to each other with power supply lead-in wires 32 and 30. [Operation] If the module 10D is created in this way, compaction will not be applied to the power supply lead-in lines 30 and 32, and
Since the frame-shaped power supply lines 26 and 28 surround the module 10D, the module 10D is connected from above the module frame 24B.
The power supply lead-in lines 30.32 leading to the power supply terminals 18.16 of the inner cells can be made as straight and short as possible.

【実施例】【Example】

以下、図面に基づいて本発明の一実施例を説明する。 第3図に示すモジュール作成手順を、1図及び第2図を
参照して説明する。 (50)最初に、第4図と同様に、モジュール10Cに
必要なセル121〜129を配置する。 (52)次に、第4図と同様に、セル121〜129間
の信号線を結線し、また、モジュール10Cの入出力に
必要な信号線14をセル121〜129からモジュール
枠24A上まで引き出す。 この配線段階では、第4図と異なり、セル121〜12
9のVcc端子16、Vs5端子18への電源引込線を
配線しない。 (54)次に、計算機によるコンパクションをかけて、
モジュール1CIc内の配線領域を縮小することにより
、モジュール10Cのサイズを小さくする。これにより
、モジュール10Cは第2図に示すようなモジュール1
0Dとなる。 (56)次に、モジュール10Dの回りに枠状電源供給
線26を配線し、さらに枠状電源供給線26の回りに枠
状電源供給線28を配線する。棒状電源供給線26及び
28の幅は、モジュール10Dが使用する最大電流値に
応じて決定する。次に、モジュール10D内のセルのV
。C端子16、V 55端子18と、モジュール10D
内の棒状電源供給線28.26とをそれぞれ、電源引込
線32.30により互いに結線する。例えば、電源引込
線30.32の幅は4μm程度であり、枠状電源供給線
26.28の幅は30μm程度である。 このようにしてモジュールを作成することにより、電源
引込線30.32を真っ直ぐにモジュール10D内に引
込んでセルのVCC端子16、V5s端子18と接続す
ることができ、したがって、電源引込線30.32をで
きるだけ短くすることができる。 なお、枠状電源供給線26.28は、これに外部からの
電源を導くための、チップ縁部に沿った不図示の枠状電
源供給線に接続される。
Hereinafter, one embodiment of the present invention will be described based on the drawings. The module creation procedure shown in FIG. 3 will be explained with reference to FIGS. 1 and 2. (50) First, as in FIG. 4, cells 121 to 129 necessary for the module 10C are arranged. (52) Next, as in FIG. 4, connect the signal lines between the cells 121 to 129, and also pull out the signal line 14 necessary for input/output of the module 10C from the cells 121 to 129 to above the module frame 24A. . At this wiring stage, unlike in FIG. 4, cells 121 to 12
Do not wire the power lead-in wires to the Vcc terminal 16 and Vs5 terminal 18 of 9. (54) Next, apply compaction using a computer,
By reducing the wiring area within module 1CIc, the size of module 10C is reduced. As a result, the module 10C becomes the module 1 as shown in FIG.
It becomes 0D. (56) Next, the frame-shaped power supply line 26 is wired around the module 10D, and the frame-shaped power supply line 28 is further wired around the frame-shaped power supply line 26. The width of the rod-shaped power supply lines 26 and 28 is determined depending on the maximum current value used by the module 10D. Next, V of the cell in module 10D
. C terminal 16, V55 terminal 18 and module 10D
The inner rod-shaped power supply lines 28 and 26 are connected to each other by power supply lead-in lines 32 and 30, respectively. For example, the width of the power lead-in line 30.32 is about 4 μm, and the width of the frame-shaped power supply line 26.28 is about 30 μm. By creating the module in this way, the power supply line 30.32 can be drawn straight into the module 10D and connected to the VCC terminal 16 and V5s terminal 18 of the cell. Can be shortened. Note that the frame-shaped power supply lines 26 and 28 are connected to a frame-shaped power supply line (not shown) along the edge of the chip for guiding power from the outside to the frame-shaped power supply lines 26 and 28.

【発明の効果】【Effect of the invention】

以上説明した如く、本発明に係る、チップ設計における
モジュール作成方法によれば、モジュール内に引込む電
源引込線にコンパクションがかけられず、かつ、モジュ
ール外の枠状電源供給線がモジュールを囲んでいるので
、この電源引込線を、できるだけ真っ直ぐにして短くす
ることができるという効果を奏し、半導体集積回路の高
集積化、エレクトロマイグレーションに対する耐性強化
に寄与するところが大きい。
As explained above, according to the module creation method in chip design according to the present invention, compaction is not applied to the power supply line drawn into the module, and the frame-shaped power supply line outside the module surrounds the module. This power supply lead-in line can be made as straight and short as possible, which greatly contributes to higher integration of semiconductor integrated circuits and increased resistance to electromigration.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図乃至第3図は本発明に係るチップ設計におけるモ
ジュール作成方法の一実施例に係り、第1図は配線に対
するコンパクション前のモジュール図、 第2図はコンパクション後のモジュール図、第3図はモ
ジュール作成手順を示すフローチャートである。 第4図及び第5図は従来例に係り、 第4図はコンパクション前のモジュール図、第5図はコ
ンパクション後のモジュール図である。 図中、 10A、10B、10C,10Dはモジュール121は
セル 14は信号線 16はV CC端子 18はV5S端子 20.22.30.32は電源引込線 24A、24Bはモジュール枠 26.28は枠状電源供給線 嘘 モジュール作成手順 第3図
1 to 3 relate to an embodiment of the module creation method in chip design according to the present invention, in which FIG. 1 is a diagram of the module before compaction of wiring, FIG. 2 is a diagram of the module after compaction, and FIG. is a flowchart showing the module creation procedure. 4 and 5 relate to a conventional example, where FIG. 4 is a module diagram before compaction, and FIG. 5 is a module diagram after compaction. In the figure, 10A, 10B, 10C, 10D are module 121, cell 14 is signal line 16, V CC terminal 18 is V5S terminal 20, 22, 30, 32 is power supply lead line 24A, 24B is module frame 26, 28 is frame shaped. Power supply line lie module creation procedure Figure 3

Claims (1)

【特許請求の範囲】 セル(121〜129)を配置し、セル間を信号線(1
4)で結線し、該セルからモジュール枠(24A)へ信
号線(14)を引出してモジュール(10C)を作成す
る第1ステップ(50、52)と、 該モジュールに対し、計算機によるコンパクションをか
けて該モジュール内の配線領域を縮小することにより、
該モジュールのサイズを小さくする第2ステップ(54
)と、 次に、該モジュール(10D)の回りに枠状電源供給線
(26、28)を配線し、該セルの電源端子(16、1
8)と該枠状電源供給線とを電源引込線(30、32)
で互いに結線する第3ステップ(56)と、 を有することを特徴とするチップ設計におけるモジュー
ル作成方法。
[Claims] Cells (121 to 129) are arranged, and a signal line (1
4), the first step (50, 52) is to connect the signal line (14) from the cell to the module frame (24A) to create a module (10C), and the module is subjected to compaction using a computer. By reducing the wiring area within the module,
A second step (54) of reducing the size of the module
), Next, frame-shaped power supply lines (26, 28) are wired around the module (10D), and the power supply terminals (16, 1) of the cell are wired.
8) and the frame-shaped power supply line to the power supply lead-in line (30, 32)
A method for creating a module in chip design, comprising: a third step (56) of connecting wires to each other;
JP24460590A 1990-09-14 1990-09-14 Method of forming module of chip design Pending JPH04124868A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24460590A JPH04124868A (en) 1990-09-14 1990-09-14 Method of forming module of chip design

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24460590A JPH04124868A (en) 1990-09-14 1990-09-14 Method of forming module of chip design

Publications (1)

Publication Number Publication Date
JPH04124868A true JPH04124868A (en) 1992-04-24

Family

ID=17121218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24460590A Pending JPH04124868A (en) 1990-09-14 1990-09-14 Method of forming module of chip design

Country Status (1)

Country Link
JP (1) JPH04124868A (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59207641A (en) * 1983-05-11 1984-11-24 Hitachi Ltd Integrated circuit
JPS6278843A (en) * 1985-10-02 1987-04-11 Hitachi Ltd Defect detection of semiconductor element

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59207641A (en) * 1983-05-11 1984-11-24 Hitachi Ltd Integrated circuit
JPS6278843A (en) * 1985-10-02 1987-04-11 Hitachi Ltd Defect detection of semiconductor element

Similar Documents

Publication Publication Date Title
US6617692B2 (en) Apparatus for implementing selected functionality on an integrated circuit device
JPH04188750A (en) Manufacture of semiconductor integrated circuit
JPH04124868A (en) Method of forming module of chip design
JPS59167049A (en) Semiconductor logic device
JPS58143550A (en) Semiconductor device
JP4256712B2 (en) Terminal arrangement apparatus and terminal arrangement method
US6833286B2 (en) Semiconductor device with variable pin locations
JPS6016438A (en) Mos integrated circuit
KR20000017465A (en) Semiconductor device
JPH05175334A (en) Semiconductor integrated circuit and layout method thereof
JP2002134621A (en) Method for synthesizing mask data, method for inspecting mask data, and semiconductor integrated device
JP3088431B2 (en) Intermediate driver on chip for discrete WSI systems
JPH05151367A (en) Signal selecting circuit for semiconductor integrated circuit
JP3048046B2 (en) Semiconductor integrated circuit wiring method
JPH0378248A (en) Semiconductor device
JPH05300007A (en) Two-input or circuit
JP2968634B2 (en) Semiconductor integrated circuit device
JPH1197473A (en) Semiconductor device and manufacture thereof
JPH06163696A (en) Grouping method for same potential terminal
JPH06169016A (en) Semiconductor integrated circuit and layout design method thereof
JPH05326836A (en) Layout design supporting device
JPH06242191A (en) Semiconductor integrated circuit
JPH04123609A (en) Gate circuit
JPH0445573A (en) Master slice type semiconductor integrated circuit device
JPH04120769A (en) Delay cell for master slice system ic device