JPH0412053U - - Google Patents

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JPH0412053U
JPH0412053U JP5029690U JP5029690U JPH0412053U JP H0412053 U JPH0412053 U JP H0412053U JP 5029690 U JP5029690 U JP 5029690U JP 5029690 U JP5029690 U JP 5029690U JP H0412053 U JPH0412053 U JP H0412053U
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JP
Japan
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memory
raster
buffer memory
address
arbitrary
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JP5029690U
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【図面の簡単な説明】
第１図は本考案の一実施例の構成を示すブロツ
ク図、第２図は本考案の実施例におけるメモリの
書換えを停止時の画面表示例を示す図、第３図は
本考案の実施例における書き換えの停止継続時の
画面表示例を示す図である。 １……メモリの書き換え停止及び開始制御部、
２……アドレス・メモリ部、３……メモリの書き
換え停止継続制御部、４……水平同期信号カウン
ト部、５……ラスタ・アドレス比較部、Ｐ……停
止ラスタ・アドレス。

Claims (1)

    【実用新案登録請求の範囲】
  1. ラスタ・スキヤン型計算機作像方式映像発生装
    置においてエツジ・データ・メモリ及びライト・
    マーク・メモリより成るライン・バツフア・メモ
    リを有し、オペレータがキーボードより任意のラ
    スタ・アドレスを入力することにより、そのラス
    タ以後のエツジデータ・メモリ及びライト・マー
    ク・メモリの書き換えを停止し、ライン・バツフ
    ア・メモリの任意のアドレスのデータを読み出す
    ことによりデバツグを容易にすることを特徴とす
    るラスタ・デバツグ回路。
JP5029690U 1990-05-16 1990-05-16 Pending JPH0412053U (ja)

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JP5029690U JPH0412053U (ja) 1990-05-16 1990-05-16

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JP5029690U JPH0412053U (ja) 1990-05-16 1990-05-16

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JPH0412053U true JPH0412053U (ja) 1992-01-31

Family

ID=31568720

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5029690U Pending JPH0412053U (ja) 1990-05-16 1990-05-16

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JP (1) JPH0412053U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5337673U (ja) * 1976-09-06 1978-04-03

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5337673U (ja) * 1976-09-06 1978-04-03

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