JPH04113593A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04113593A JPH04113593A JP2232895A JP23289590A JPH04113593A JP H04113593 A JPH04113593 A JP H04113593A JP 2232895 A JP2232895 A JP 2232895A JP 23289590 A JP23289590 A JP 23289590A JP H04113593 A JPH04113593 A JP H04113593A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- gate
- digit line
- word line
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に一つのメモリセ
ルのディジット線とワード線にそれぞれトランスファー
ゲートを有する半導体集積回路に関する。
ルのディジット線とワード線にそれぞれトランスファー
ゲートを有する半導体集積回路に関する。
従来、この種の半導体集積回路では、第２図に示すよう
に、一つのメモリセルＱ１のドレインにディジット線１
１（１２）が、コントロールゲートにワード線２１（２
２）が直接接続されていた。
に、一つのメモリセルＱ１のドレインにディジット線１
１（１２）が、コントロールゲートにワード線２１（２
２）が直接接続されていた。
上述した従来の半導体集積回路は、一つのメモリセルＱ
０に、ディジット線１１とワード線２１とが直接接続さ
れているため、書込み時、非選択のメモリセルはワード
線１１が高電圧で、ディジット線２１が接地レベルであ
る状態か、又はワード線１１が接地レベルでディジット
線２１が高電圧である状態となり、それぞれフローティ
ングゲートトコントロールゲート間、フローティングゲ
ートとドレイン間で電荷の散失をおこしやすいという欠
点がある。
０に、ディジット線１１とワード線２１とが直接接続さ
れているため、書込み時、非選択のメモリセルはワード
線１１が高電圧で、ディジット線２１が接地レベルであ
る状態か、又はワード線１１が接地レベルでディジット
線２１が高電圧である状態となり、それぞれフローティ
ングゲートトコントロールゲート間、フローティングゲ
ートとドレイン間で電荷の散失をおこしやすいという欠
点がある。
本発明の目的は、このような欠点を除き、メモリセルの
７０−ティングゲートの電荷の散失を防止した半導体集
積回路を提供することにある。
７０−ティングゲートの電荷の散失を防止した半導体集
積回路を提供することにある。
本発明の半導体集積回路の構成は、１個の紫外線消去・
書込可能なメモリセルのドレインとディジット線間に入
力をワード線とする第１のトランスファーゲートを接続
し、前記メモリセルのコントロールゲートとワード線間
に入力をディジット線とする第２のトランスファーゲー
トを接続したことを特徴とする。
書込可能なメモリセルのドレインとディジット線間に入
力をワード線とする第１のトランスファーゲートを接続
し、前記メモリセルのコントロールゲートとワード線間
に入力をディジット線とする第２のトランスファーゲー
トを接続したことを特徴とする。
次に、本発明について図面を参照して説明すも第１図は
本発明の一実施例の回路図である。図において、メモリ
セルＱ□のドレイン側とディジット線１１との間にトラ
ンスファーゲートＱ２が入シ、このトランスファーゲー
トＱ２のゲートはワード線２１に接続され、メモリセル
Ｑ１のコントロールゲートとワードｉ！２１との間にト
ランスファーゲートＱｓが入シ、このトランスファーゲ
ートＱ３のゲートはディジット線１１に接続してアシ、
メモリセルＱ□のソース餞は接地に接続しである。
本発明の一実施例の回路図である。図において、メモリ
セルＱ□のドレイン側とディジット線１１との間にトラ
ンスファーゲートＱ２が入シ、このトランスファーゲー
トＱ２のゲートはワード線２１に接続され、メモリセル
Ｑ１のコントロールゲートとワードｉ！２１との間にト
ランスファーゲートＱｓが入シ、このトランスファーゲ
ートＱ３のゲートはディジット線１１に接続してアシ、
メモリセルＱ□のソース餞は接地に接続しである。
このメモリセルＱ１が書込み時非選択であれば、ディジ
ット線１１が高電圧でワード線２１が接地レベルとなシ
、トランスファーケートＱ２はオフとなる為、メモリセ
ルＱ□のドレインには高電圧が印加される事はない。ま
たディジット線１１が接地レベルでワード線２１が高電
圧の場合は、トランスファーゲートＱ３がオフとなシ、
メモリセルＱ□のコントロールゲートには高電圧が印加
される事はない。
ット線１１が高電圧でワード線２１が接地レベルとなシ
、トランスファーケートＱ２はオフとなる為、メモリセ
ルＱ□のドレインには高電圧が印加される事はない。ま
たディジット線１１が接地レベルでワード線２１が高電
圧の場合は、トランスファーゲートＱ３がオフとなシ、
メモリセルＱ□のコントロールゲートには高電圧が印加
される事はない。
このメモリセルＱ□が書込み時選択された場合、ディジ
ット線１１．ワード８２１は共に高電圧となシ、トラン
スファーケートＱ３Ｆｉオンとなシ、メモリセルＱ１の
コントロールゲートには高電圧が印加され、トランスフ
ァーゲー）Ｑ２もオンになシ、メモリセルＱ０のドレイ
ンに高電圧が印加され、結果としてメモリセルに書込み
が行われる。
ット線１１．ワード８２１は共に高電圧となシ、トラン
スファーケートＱ３Ｆｉオンとなシ、メモリセルＱ１の
コントロールゲートには高電圧が印加され、トランスフ
ァーゲー）Ｑ２もオンになシ、メモリセルＱ０のドレイ
ンに高電圧が印加され、結果としてメモリセルに書込み
が行われる。
メモリセルＱ１が読出し時選択された場合、ディジット
＠１１は１．５〜ＩＯＶに、ワードｌＩＭ２１は電源電
圧ＶＣＣレベルになり、トランスファーゲート Ｑ、は
オンとなり、メモリセルＱ□のコントロールゲート電圧
が印加され、トランスファーゲートＱ２もオンになシ、
メモリセルＱ□のドレインとディジット線１１は接続し
た状態となシ読出し可能となる。
＠１１は１．５〜ＩＯＶに、ワードｌＩＭ２１は電源電
圧ＶＣＣレベルになり、トランスファーゲート Ｑ、は
オンとなり、メモリセルＱ□のコントロールゲート電圧
が印加され、トランスファーゲートＱ２もオンになシ、
メモリセルＱ□のドレインとディジット線１１は接続し
た状態となシ読出し可能となる。
メモリセルＱ１が読出し時非選択の場合、ディジット線
１１は１，５〜３．Ｏｖに、ワード線２１は接地レベル
になり、トランスファーゲートＱ３はオンしてメモリセ
ルＱ１のコントロールゲートに接地レベルが印加され、
トランスファーゲート Ｑ。
１１は１，５〜３．Ｏｖに、ワード線２１は接地レベル
になり、トランスファーゲートＱ３はオンしてメモリセ
ルＱ１のコントロールゲートに接地レベルが印加され、
トランスファーゲート Ｑ。
はオンするのでメモリセルＱ□は選択されない。
以上説明したように本発明は、メモリセルのドレインと
ディジット線間、メモリセルのコントロールゲートとワ
ード線間にそれぞれ入力をワード線、ディジット線とす
るトランスファーゲートを入れることにより、書込み時
の非選択のメモリセルに高電圧を印加しないことができ
、メモリセルに保持されている電荷の散失を防ぐ効果が
ある。
ディジット線間、メモリセルのコントロールゲートとワ
ード線間にそれぞれ入力をワード線、ディジット線とす
るトランスファーゲートを入れることにより、書込み時
の非選択のメモリセルに高電圧を印加しないことができ
、メモリセルに保持されている電荷の散失を防ぐ効果が
ある。
第１図は本発明の一実施例の回路図、第２図は従来例の
回路図である。 １１．１２・・・ディジット線、２１．２２・・・ワー
ド線、Ｑｔ・・・メモリセル、Ｑ２＊Ｑａ・−トランス
ファーゲート。
回路図である。 １１．１２・・・ディジット線、２１．２２・・・ワー
ド線、Ｑｔ・・・メモリセル、Ｑ２＊Ｑａ・−トランス
ファーゲート。
Claims (1)
- １個の紫外線消去・書込可能なメモリセルのドレインと
ディジット線間に入力をワード線とする第１のトランス
ファーゲートを接続し、前記メモリセルのコントロール
ゲートとワード線間に入力をディジット線とする第２の
トランスファーゲートを接続したことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232895A JPH04113593A (ja) | 1990-09-03 | 1990-09-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232895A JPH04113593A (ja) | 1990-09-03 | 1990-09-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113593A true JPH04113593A (ja) | 1992-04-15 |
Family
ID=16946525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232895A Pending JPH04113593A (ja) | 1990-09-03 | 1990-09-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04113593A (ja) |
-
1990
- 1990-09-03 JP JP2232895A patent/JPH04113593A/ja active Pending
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