JPH04111363A - 半導体装置 - Google Patents
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- JPH04111363A JPH04111363A JP2229311A JP22931190A JPH04111363A JP H04111363 A JPH04111363 A JP H04111363A JP 2229311 A JP2229311 A JP 2229311A JP 22931190 A JP22931190 A JP 22931190A JP H04111363 A JPH04111363 A JP H04111363A
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- 239000004065 semiconductor Substances 0.000 title claims description 71
- 230000015556 catabolic process Effects 0.000 claims abstract description 94
- 230000002265 prevention Effects 0.000 claims abstract description 64
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims description 29
- 230000005669 field effect Effects 0.000 claims description 10
- 230000005611 electricity Effects 0.000 abstract description 16
- 230000003068 static effect Effects 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 239000012535 impurity Substances 0.000 description 9
- 230000010354 integration Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- HGYZMIFKJIVTLJ-UHFFFAOYSA-N 4-chloro-2,3-dihydro-1h-pyrrolo[3,2-c]pyridine Chemical group ClC1=NC=CC2=C1CCN2 HGYZMIFKJIVTLJ-UHFFFAOYSA-N 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、静電気破壊防止回
路を有する半導体装置に適用して有効な技術に関するも
のである。
路を有する半導体装置に適用して有効な技術に関するも
のである。
縦型構造のパワーＭＯ８ＦＥＴを搭載する単体構造の半
導体装置は静電気破壊を防止する目的で静電気破壊防止
回路が搭載される。
導体装置は静電気破壊を防止する目的で静電気破壊防止
回路が搭載される。
前記パワーＭＯ５ＦＥＴは、一般的にチャネル形成領域
、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン
領域で構成される。ドレイン領域は、ｎチャネル型パワ
ーＭＯ５ＦＥＴの場合、ｎ型半導体基板で構成される。
、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン
領域で構成される。ドレイン領域は、ｎチャネル型パワ
ーＭＯ５ＦＥＴの場合、ｎ型半導体基板で構成される。
チャネル形成領域は前記ドレイン領域（ｎ型半導体基板
）の主面部に形成されたＰ型半導体領域で構成される。
）の主面部に形成されたＰ型半導体領域で構成される。
ソース領域はチャネル形成領域の主面部に形成されたｎ
型半導体領域で構成される。ゲート絶縁膜は前記チャネ
ル形成領域の主面上に形成された例えば酸化珪素膜で構
成される。ゲート電極は前記ゲート絶縁膜上に形成され
た多結晶珪素膜で形成される。
型半導体領域で構成される。ゲート絶縁膜は前記チャネ
ル形成領域の主面上に形成された例えば酸化珪素膜で構
成される。ゲート電極は前記ゲート絶縁膜上に形成され
た多結晶珪素膜で形成される。
この多結晶珪素膜にはその抵抗値を低減するｐ型不純物
が導入される。
が導入される。
前記静電気破壊防止回路は前記パワーＭＯ５ＦＥＴのゲ
ート電極とソース領域との間に挿入される。本発明者が
開発中の単体構造の半導体装置に搭載される静電気破壊
防止回路は、パワーＭＯ３ＦＥＴのゲート電極、ソース
領域の夫々に対して逆バイアスとなる２個のダイオード
素子で形成された双方向性ダイオード素子を複数個直列
に接続して構成される。各々のダイオード素子は、パワ
ーＭＯＳＦＥＴのドレイン領域をｎ型半導体基板で構成
し、ｎ型半導体基板に形成する場合は素子分離領域を付
加する製造プロセスが増加するので。
ート電極とソース領域との間に挿入される。本発明者が
開発中の単体構造の半導体装置に搭載される静電気破壊
防止回路は、パワーＭＯ３ＦＥＴのゲート電極、ソース
領域の夫々に対して逆バイアスとなる２個のダイオード
素子で形成された双方向性ダイオード素子を複数個直列
に接続して構成される。各々のダイオード素子は、パワ
ーＭＯＳＦＥＴのドレイン領域をｎ型半導体基板で構成
し、ｎ型半導体基板に形成する場合は素子分離領域を付
加する製造プロセスが増加するので。
非活性領域の素子分離絶縁膜上に構成される。複数個直
列に接続された双方向性ダイオード素子の夫々のダイオ
ード素子は、多結晶珪素膜に直列方向において交互に形
成されたｎ型領域、Ｐ型領域、ｎ型領域、ｐ型領域、・
・・、ｎ型領域の夫々のｐｎ接合部で構成される。この
ダイオード素子を形成する多結晶珪素膜は、製造プロセ
スを低減する目的で、パワーＭＯ８ＦＥＴのゲート電極
の多結晶珪素膜と同一導電層で形成される。また、ダイ
オード素子のｐ型領域（アノード領域）は、パワーＭＯ
３ＦＥＴのゲート電極に導入されるｐ型不純物、チャネ
ル形成領域を形成するＰ型不純物の夫々を同一工程で導
入することにより形成される。
列に接続された双方向性ダイオード素子の夫々のダイオ
ード素子は、多結晶珪素膜に直列方向において交互に形
成されたｎ型領域、Ｐ型領域、ｎ型領域、ｐ型領域、・
・・、ｎ型領域の夫々のｐｎ接合部で構成される。この
ダイオード素子を形成する多結晶珪素膜は、製造プロセ
スを低減する目的で、パワーＭＯ８ＦＥＴのゲート電極
の多結晶珪素膜と同一導電層で形成される。また、ダイ
オード素子のｐ型領域（アノード領域）は、パワーＭＯ
３ＦＥＴのゲート電極に導入されるｐ型不純物、チャネ
ル形成領域を形成するＰ型不純物の夫々を同一工程で導
入することにより形成される。
このように構成される静電気破壊防止回路は、前述のゲ
ート電極、チャネル形成領域の夫々を形成するＰ型不純
物の導入量でアノード領域であるｐ型領域の不純物濃度
が規定され、１個のダイオード素子のｐｎ接合耐圧が例
えば約７［ｖ］になる６静電気破壊防止回路は、双方向
性のダイオード素子を複数個例えば３個直列に接続する
ので、見かけ上鉤２０［Ｖ］の耐圧で構成される。前記
パワーＭＯ３ＦＥＴのゲート絶縁膜の絶縁破壊耐圧は約
４０ ［Ｖ］、ソース領域−ドレイン領域間の接合耐圧
は約７０［Ｖ］に設定される。つまり、静電気破壊防止
回路は、パワーＭＯ５ＦＥＴの動作電圧では動作せず、
破壊耐圧に達する前に過大な静電気を緩和し、静電気破
壊を防止できる。
ート電極、チャネル形成領域の夫々を形成するＰ型不純
物の導入量でアノード領域であるｐ型領域の不純物濃度
が規定され、１個のダイオード素子のｐｎ接合耐圧が例
えば約７［ｖ］になる６静電気破壊防止回路は、双方向
性のダイオード素子を複数個例えば３個直列に接続する
ので、見かけ上鉤２０［Ｖ］の耐圧で構成される。前記
パワーＭＯ３ＦＥＴのゲート絶縁膜の絶縁破壊耐圧は約
４０ ［Ｖ］、ソース領域−ドレイン領域間の接合耐圧
は約７０［Ｖ］に設定される。つまり、静電気破壊防止
回路は、パワーＭＯ５ＦＥＴの動作電圧では動作せず、
破壊耐圧に達する前に過大な静電気を緩和し、静電気破
壊を防止できる。
本発明者は、前述のパワーＭＯ５ＦＥＴを搭載する単体
構造の半導体装置において、以下の問題点を見出した。
構造の半導体装置において、以下の問題点を見出した。
前記単体構造の半導体装置に搭載された静電気破壊防止
回路は、複数個の双方向性ダイオード素子の複数個のダ
イオード素子を半導体基板の非活性領域において配列す
る。この複数個のダイオード素子は半導体基板の主面と
実質的に平行な水平方向において配列される。このため
、静電気破壊防止回路の占有面積が増大するので、単体
構造の半導体装置の集積度が低下する。
回路は、複数個の双方向性ダイオード素子の複数個のダ
イオード素子を半導体基板の非活性領域において配列す
る。この複数個のダイオード素子は半導体基板の主面と
実質的に平行な水平方向において配列される。このため
、静電気破壊防止回路の占有面積が増大するので、単体
構造の半導体装置の集積度が低下する。
また、前記単体構造の半導体装置に搭載されたパワーＭ
Ｏ８ＦＥＴのゲート絶縁膜の絶縁破壊耐圧は、前述のよ
うに約４０［Ｖ］に設定されるが。
Ｏ８ＦＥＴのゲート絶縁膜の絶縁破壊耐圧は、前述のよ
うに約４０［Ｖ］に設定されるが。
実際にはこの設定値を中心にガウス分布で広がりを有す
る。つまり、ゲート絶縁膜の絶縁破壊耐圧にはばらつき
があり、このばらつきは製造プロセスでの環境ばらつき
等により発生する。具体的には、ゲート絶縁膜の絶縁破
壊耐圧は４０［Ｖ］を中心に約２０［Ｖ］はど前後にば
らつきを有する。前記静電気破壊防止回路は、複数個の
双方向性ダイオード素子を直列に接続し、前述のように
約２０［Ｖ］の耐圧（降伏電圧）に設定される。この静
電気破壊防止回路は、前述の耐圧を越えると急激に逆方
向降伏電流が流れ、パワーＭＯ８ＦＥＴのゲート絶縁膜
、又はソース領域とドレイン領域との間に印加される過
大な静電気を緩和できる。ところが、この静電気破壊防
止回路は、双方向性ダイオード素子を複数個直列に接続
し見かけ上の耐圧を確保するので、耐圧を越え、逆方向
降伏電流が流れだすと、その電流量の増加に比列し、設
定された耐圧にばらつきを生じ、この耐圧が高くなる。
る。つまり、ゲート絶縁膜の絶縁破壊耐圧にはばらつき
があり、このばらつきは製造プロセスでの環境ばらつき
等により発生する。具体的には、ゲート絶縁膜の絶縁破
壊耐圧は４０［Ｖ］を中心に約２０［Ｖ］はど前後にば
らつきを有する。前記静電気破壊防止回路は、複数個の
双方向性ダイオード素子を直列に接続し、前述のように
約２０［Ｖ］の耐圧（降伏電圧）に設定される。この静
電気破壊防止回路は、前述の耐圧を越えると急激に逆方
向降伏電流が流れ、パワーＭＯ８ＦＥＴのゲート絶縁膜
、又はソース領域とドレイン領域との間に印加される過
大な静電気を緩和できる。ところが、この静電気破壊防
止回路は、双方向性ダイオード素子を複数個直列に接続
し見かけ上の耐圧を確保するので、耐圧を越え、逆方向
降伏電流が流れだすと、その電流量の増加に比列し、設
定された耐圧にばらつきを生じ、この耐圧が高くなる。
つまり、双方向性ダイオード素子に流れる電流値の大小
に比列してダイオード素子の耐圧が変化するので、所謂
クランプ特性が悪い。このため、静電気破壊防止回路で
過大な静電気を緩和した際、流れる電流量が大きい場合
に、静電気破壊防止回路の耐圧がパワーＭＯ３ＦＥＴの
ゲート絶縁膜の絶縁破壊耐圧のばらつきの範囲内に存在
する現象が生じ、パワーＭＯ５ＦＥＴのゲート絶縁膜が
破壊される。
に比列してダイオード素子の耐圧が変化するので、所謂
クランプ特性が悪い。このため、静電気破壊防止回路で
過大な静電気を緩和した際、流れる電流量が大きい場合
に、静電気破壊防止回路の耐圧がパワーＭＯ３ＦＥＴの
ゲート絶縁膜の絶縁破壊耐圧のばらつきの範囲内に存在
する現象が生じ、パワーＭＯ５ＦＥＴのゲート絶縁膜が
破壊される。
本発明の目的は、静電気破壊防止回路を有する単体構造
の半導体装置において、前記静電気破壊防止回路の占有
面積を縮小し、集積度を向上することが可能な技術を提
供することにある。
の半導体装置において、前記静電気破壊防止回路の占有
面積を縮小し、集積度を向上することが可能な技術を提
供することにある。
本発明の他の目的は、静電気破壊防止回路を有する単体
構造の半導体装置において、前記静電気破壊防止回路の
過大な静電気のクランプ特性を向上することが可能な技
術を提供することにある。
構造の半導体装置において、前記静電気破壊防止回路の
過大な静電気のクランプ特性を向上することが可能な技
術を提供することにある。
本発明の他の目的は、静電気破壊防止回路を有する単体
構造の半導体装置において、前記静電気破壊防止回路の
占有面積を縮小し、集積度を向上すると共に、前記静電
気破壊防止回路の過大な静電気のクランプ特性を向上す
ることが可能な技術を提供することにある。
構造の半導体装置において、前記静電気破壊防止回路の
占有面積を縮小し、集積度を向上すると共に、前記静電
気破壊防止回路の過大な静電気のクランプ特性を向上す
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
（１）半導体基板をドレイン領域とする絶縁ゲート型電
界効果トランジスタのゲート電極とソース領域との間に
静電気破壊防止回路を有する半導体装置において、前記
静電気破壊防止回路が、前記絶縁ゲート型電界効果トラ
ンジスタのゲート電極に対して逆バイアスとなる第１ダ
イオード素子、ソース領域に対して逆バイアスとなる第
２ダイオード素子の夫々を直列に接続し、かつ前記半導
体基板の主面に対して垂直方向に配列して構成される。
界効果トランジスタのゲート電極とソース領域との間に
静電気破壊防止回路を有する半導体装置において、前記
静電気破壊防止回路が、前記絶縁ゲート型電界効果トラ
ンジスタのゲート電極に対して逆バイアスとなる第１ダ
イオード素子、ソース領域に対して逆バイアスとなる第
２ダイオード素子の夫々を直列に接続し、かつ前記半導
体基板の主面に対して垂直方向に配列して構成される。
（２）前記手段（１）の静電気破壊防止回路は、前記第
１ダイオード素子及び第２ダイオード素子で構成される
双方向性ダイオード素子を複数個並列に接続して構成さ
れる。
１ダイオード素子及び第２ダイオード素子で構成される
双方向性ダイオード素子を複数個並列に接続して構成さ
れる。
（３）半導体基板をドレイン領域とする絶縁ゲート型電
界効果トランジスタのゲート電極とソース領域との間に
静電気破壊防止回路を有する半導体装置において、前記
静電気破壊防止回路が、前記絶縁ゲート型電界効果トラ
ンジスタのゲート電極に対して逆バイアスとなる第１ダ
イオード素子、ソース領域に対して逆バイアスとなる第
２ダイオード素子の夫々を直列に接続した双方向性ダイ
オード素子を複数個並列に接続して構成される。
界効果トランジスタのゲート電極とソース領域との間に
静電気破壊防止回路を有する半導体装置において、前記
静電気破壊防止回路が、前記絶縁ゲート型電界効果トラ
ンジスタのゲート電極に対して逆バイアスとなる第１ダ
イオード素子、ソース領域に対して逆バイアスとなる第
２ダイオード素子の夫々を直列に接続した双方向性ダイ
オード素子を複数個並列に接続して構成される。
上述した手段（１）によれば、前記静電気破壊防止回路
の第１ダイオード素子、第２ダイオード素子の夫々のい
ずれか一方の占有面積に他方を配置し、他方に相当する
分、静電気破壊防止回路の占有面積を低減できるので、
半導体装置の集積度を向上できる。
の第１ダイオード素子、第２ダイオード素子の夫々のい
ずれか一方の占有面積に他方を配置し、他方に相当する
分、静電気破壊防止回路の占有面積を低減できるので、
半導体装置の集積度を向上できる。
上述した手段（２）によれば、前記手段（１）の作用効
果の他に、過大な静電気を複数個の双方向性ダイオード
素子に分流し、１個当りの双方向性ダイオード素子に流
れる電流量を小さくできるので、静電気のクランプ特性
を向上しくダイオード素子に流れる電流量の大小にかか
わらず一定のダイオード耐圧を得られ）、絶縁ゲート型
電界効果トランジスタのゲート絶縁膜の絶縁破壊耐圧に
比べて静電気破壊防止回路の耐圧を低く設定できるので
、絶縁ゲート型電界効果トランジスタの静電気破壊を防
止できる。
果の他に、過大な静電気を複数個の双方向性ダイオード
素子に分流し、１個当りの双方向性ダイオード素子に流
れる電流量を小さくできるので、静電気のクランプ特性
を向上しくダイオード素子に流れる電流量の大小にかか
わらず一定のダイオード耐圧を得られ）、絶縁ゲート型
電界効果トランジスタのゲート絶縁膜の絶縁破壊耐圧に
比べて静電気破壊防止回路の耐圧を低く設定できるので
、絶縁ゲート型電界効果トランジスタの静電気破壊を防
止できる。
上述した手段（３）によれば、前記手段（２）のみの作
用効果と同様の作用効果を奏することができる。
用効果と同様の作用効果を奏することができる。
以下、本発明の構成について、静電気破壊防止回路を有
する単体構造の半導体装置に本発明を適用した一実施例
とともに説明する。
する単体構造の半導体装置に本発明を適用した一実施例
とともに説明する。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
本発明の一実施例であるパワーＭＩＳＦＥＴを搭載する
単体構造の半導体装置の概略構成を第４図（チップレイ
アウト図）に示す。
単体構造の半導体装置の概略構成を第４図（チップレイ
アウト図）に示す。
第４図に示すように、単体構造の半導体装置は、平面方
形状の単結晶珪素からなるｎ゛型半導体基板（又はｎ゛
型半導体基板及びその主面上にｎ型エピタキシャル層を
成長した基板）１で構成される。
形状の単結晶珪素からなるｎ゛型半導体基板（又はｎ゛
型半導体基板及びその主面上にｎ型エピタキシャル層を
成長した基板）１で構成される。
このｎ°型半導体基板１の素子形成面の有効領域上の実
質的に全面にはソース配線１０５が構成される。
質的に全面にはソース配線１０５が構成される。
このソース配線１０Ｓのうち、同第４図中右側の一部の
領域（−点鎖線で囲まれた領域）はソース用外部端子（
ポンディングパッド）ＩＯ８Ｐを構成する。
領域（−点鎖線で囲まれた領域）はソース用外部端子（
ポンディングパッド）ＩＯ８Ｐを構成する。
同第４図中左側にはソース配線１０Ｓで周囲を囲まれか
つソース配線１０Ｓと電気的に分離されたゲート用外部
端子１００Ｐが構成される。このゲート用外部端子１０
ＧＰは前記有効領域の中央部分を延在するゲート配線１
０Ｇに電気的に接続される。前述の外部端子１ｏｓｐ、
ｌ０ＧＰ、ソース配線１０Ｓ、ゲート配線１０Ｇの夫々
は同一配線層例えばアルミニウム膜又はアルミニウム合
金膜で構成される。つまり、本実施例の単体構造の半導
体装置は単層配線（−層配置り構造で構成される。
つソース配線１０Ｓと電気的に分離されたゲート用外部
端子１００Ｐが構成される。このゲート用外部端子１０
ＧＰは前記有効領域の中央部分を延在するゲート配線１
０Ｇに電気的に接続される。前述の外部端子１ｏｓｐ、
ｌ０ＧＰ、ソース配線１０Ｓ、ゲート配線１０Ｇの夫々
は同一配線層例えばアルミニウム膜又はアルミニウム合
金膜で構成される。つまり、本実施例の単体構造の半導
体装置は単層配線（−層配置り構造で構成される。
少なくとも前記ソース配線１０Ｓの下層の活性領域にお
いては、前記ゴ型半導体基板ｌの主面に行列状に配置さ
れかつ並列に接続された複数個のパワーＭＩＳＦＥＴ（
Ｑ）が配置される。また、前記ｎ°型半導体基板１の周
囲の領域つまりソース配線１０５の周囲の領域、外部端
子ＬＯＧ Ｐの周囲の領域の夫々には静電気破壊防止回
路２０が配置される。
いては、前記ゴ型半導体基板ｌの主面に行列状に配置さ
れかつ並列に接続された複数個のパワーＭＩＳＦＥＴ（
Ｑ）が配置される。また、前記ｎ°型半導体基板１の周
囲の領域つまりソース配線１０５の周囲の領域、外部端
子ＬＯＧ Ｐの周囲の領域の夫々には静電気破壊防止回
路２０が配置される。
次に、前記パワーＭＩＳＦＥＴＱ、静電気破壊防止回路
２０の夫々の構成について、第１図（要部断面図）及び
第２図（等価回路図）を使用し、簡単に説明する。
２０の夫々の構成について、第１図（要部断面図）及び
第２図（等価回路図）を使用し、簡単に説明する。
まず、第２図に示すように、パワーＭＩＳＦＥＴＱ（複
数個並列に接続されているので、回路的には１つのＭＩ
ＳＦＥＴとして見れる）はｎチャネル型で構成される。
数個並列に接続されているので、回路的には１つのＭＩ
ＳＦＥＴとして見れる）はｎチャネル型で構成される。
つまり、パワーＭＩＳＦＥＴＱは、基本的にチャネル形
成領域、ゲート絶縁膜、ゲート電極、ｎ型ソース領域及
びｎ型ドレイン領域で構成される。同第２図中、Ｓはソ
ース電極端子、Ｄはドレイン電極端子、Ｇはゲート電極
端子の夫々である。
成領域、ゲート絶縁膜、ゲート電極、ｎ型ソース領域及
びｎ型ドレイン領域で構成される。同第２図中、Ｓはソ
ース電極端子、Ｄはドレイン電極端子、Ｇはゲート電極
端子の夫々である。
このパワーｔＩＳＦＥＴＱは、第１図に示すように、ゴ
型半導体基板１の非活性領域の主面の素子分離絶縁膜２
で周囲を規定された領域内において、ゴ型半導体基板１
の主面に構成される。素子分離絶縁膜２は例えば周知の
基板の選択酸化法で形成した酸化珪素膜で形成される。
型半導体基板１の非活性領域の主面の素子分離絶縁膜２
で周囲を規定された領域内において、ゴ型半導体基板１
の主面に構成される。素子分離絶縁膜２は例えば周知の
基板の選択酸化法で形成した酸化珪素膜で形成される。
前記パワーＭＩＳＦＥＴＱのｎ型ドレイン領域は、第１
図に示すように、ゴ型半導体基板１で構成される。チャ
ネル形成領域はゴ型半導体基板１の主面部に形成された
ｐ型半導体領域５で構成される。ｎ型ソース領域はチャ
ネル形成領域であるｐ型半導体領域５の主面部に形成さ
れたゴ型半導体領域６で構成される。前記チャネル形成
領域であるｐ型半導体領域５の主面上にはゲート絶縁膜
３を介してゲート電極４が構成される。ゲート絶縁膜３
は例えば酸化珪素膜で形成される。ゲート電極４は例え
ば製造プロセスにおける第１層目のゲート材形成工程で
形成された多結晶珪素膜で構成される。この多結晶珪素
膜には抵抗値を低減する目的で例えばｎ型不純物（Ａｓ
戒はＰ）が導入される。このパワーＭＩＳＦＥＴＱは所
謂縦型構造で構成される。パワーＭＩＳＦＥＴＱのｎ型
ソース領域であるｎ゛型半導体領域６は層間絶縁膜９に
形成された接続孔を通してソース配線１０Ｓに接続され
る。眉間絶縁膜９は例えばＣＶＤ法で堆積したＰＳＧ膜
で形成する。
図に示すように、ゴ型半導体基板１で構成される。チャ
ネル形成領域はゴ型半導体基板１の主面部に形成された
ｐ型半導体領域５で構成される。ｎ型ソース領域はチャ
ネル形成領域であるｐ型半導体領域５の主面部に形成さ
れたゴ型半導体領域６で構成される。前記チャネル形成
領域であるｐ型半導体領域５の主面上にはゲート絶縁膜
３を介してゲート電極４が構成される。ゲート絶縁膜３
は例えば酸化珪素膜で形成される。ゲート電極４は例え
ば製造プロセスにおける第１層目のゲート材形成工程で
形成された多結晶珪素膜で構成される。この多結晶珪素
膜には抵抗値を低減する目的で例えばｎ型不純物（Ａｓ
戒はＰ）が導入される。このパワーＭＩＳＦＥＴＱは所
謂縦型構造で構成される。パワーＭＩＳＦＥＴＱのｎ型
ソース領域であるｎ゛型半導体領域６は層間絶縁膜９に
形成された接続孔を通してソース配線１０Ｓに接続され
る。眉間絶縁膜９は例えばＣＶＤ法で堆積したＰＳＧ膜
で形成する。
前記静電気破壊防止回路２０は、第２図に示すように、
パワーＭＩＳＦＥＴＱのゲート電極４とｎ型ソース領域
であるゴ型半導体領域６との間に挿入された、２個の並
列接続された双方向性ダイオード素子で構成される。一
方の双方向性ダイオード素子は、ｎ型ソース領域に対し
て逆バイアスで接続されたダイオード素子Ｄ１．ゲート
電極４に対して逆バイアスで接続されたダイオード素子
Ｄ３の夫々を直列接続して構成される。同様に、他方の
双方向性ダイオード素子は、ｎ型ソース領域に対して逆
バイアスで接続されたダイオード素子Ｄ２、ゲート電極
４に対して逆バイアスで接続されたダイオード素子Ｄ４
の夫々を直列接続して構成される。
パワーＭＩＳＦＥＴＱのゲート電極４とｎ型ソース領域
であるゴ型半導体領域６との間に挿入された、２個の並
列接続された双方向性ダイオード素子で構成される。一
方の双方向性ダイオード素子は、ｎ型ソース領域に対し
て逆バイアスで接続されたダイオード素子Ｄ１．ゲート
電極４に対して逆バイアスで接続されたダイオード素子
Ｄ３の夫々を直列接続して構成される。同様に、他方の
双方向性ダイオード素子は、ｎ型ソース領域に対して逆
バイアスで接続されたダイオード素子Ｄ２、ゲート電極
４に対して逆バイアスで接続されたダイオード素子Ｄ４
の夫々を直列接続して構成される。
この静電気破壊防止回路２０の一方の双方向性ダイオー
ド素子のダイオード素子Ｄ３、他方の双方向性ダイオー
ド素子Ｄ４の夫々は、第１図に示すように、カソード領
域４及びその上層に設けられたアノード領域７で構成さ
れる。つまり、ダイオード素子Ｄ３、Ｄ４の夫々はゴ型
半導体基板１の主面に対して垂直方向（縦型構造）にカ
ソード領域４、アノード領域７の夫々を配列し構成され
る。
ド素子のダイオード素子Ｄ３、他方の双方向性ダイオー
ド素子Ｄ４の夫々は、第１図に示すように、カソード領
域４及びその上層に設けられたアノード領域７で構成さ
れる。つまり、ダイオード素子Ｄ３、Ｄ４の夫々はゴ型
半導体基板１の主面に対して垂直方向（縦型構造）にカ
ソード領域４、アノード領域７の夫々を配列し構成され
る。
カソード領域４は、前記パワーＭＩＳＦＥＴＱのゲート
電極４と同一導電層である多結晶珪素膜で形成され、ｎ
型不純物が導入される。アノード領域７は、製造プロセ
スにおける第２層目のゲート材形成工程で形成された多
結晶珪素膜で構成される。この多結晶珪素膜にはｐ型不
純物（例えばＢ）が導入される。２個の双方向性ダイオ
ード素子は並列に接続されるので、ダイオード素子Ｄ３
、Ｄ４の夫々のアノード領域７は両者間に形成された層
間絶縁膜（例えばＰＳＧ膜）で絶縁分離される。
電極４と同一導電層である多結晶珪素膜で形成され、ｎ
型不純物が導入される。アノード領域７は、製造プロセ
スにおける第２層目のゲート材形成工程で形成された多
結晶珪素膜で構成される。この多結晶珪素膜にはｐ型不
純物（例えばＢ）が導入される。２個の双方向性ダイオ
ード素子は並列に接続されるので、ダイオード素子Ｄ３
、Ｄ４の夫々のアノード領域７は両者間に形成された層
間絶縁膜（例えばＰＳＧ膜）で絶縁分離される。
また、静電気破壊防止回路２０の一方の双方向性ダイオ
ード素子のダイオード素子Ｄ１、他方の双方向性ダイオ
ード素子Ｄ２の夫々は、第１図に示すように、アノード
領域７及びその上層に設けられたカソード領域８で構成
される。同様に、ダイオード素子Ｄ１、Ｄ２の夫々はゴ
型半導体基板１の主面に対して垂直方向にアノード領域
７、カソード領域８の夫々を配列し構成される。アノー
ド領域７は前記ダイオード素子Ｄ３、Ｄ４の夫々のアノ
ード領域フと同一導電層で形成されそれを共用する。カ
ソード領域８は、製造プロセスにおける第３層目のゲー
ト材形成工程で形成された多結晶珪素膜で構成される。
ード素子のダイオード素子Ｄ１、他方の双方向性ダイオ
ード素子Ｄ２の夫々は、第１図に示すように、アノード
領域７及びその上層に設けられたカソード領域８で構成
される。同様に、ダイオード素子Ｄ１、Ｄ２の夫々はゴ
型半導体基板１の主面に対して垂直方向にアノード領域
７、カソード領域８の夫々を配列し構成される。アノー
ド領域７は前記ダイオード素子Ｄ３、Ｄ４の夫々のアノ
ード領域フと同一導電層で形成されそれを共用する。カ
ソード領域８は、製造プロセスにおける第３層目のゲー
ト材形成工程で形成された多結晶珪素膜で構成される。
この多結晶珪素膜にはｎ型不純物（Ａｓ又はＰ）が導入
される。
される。
この静電気破壊防止回路２０の双方向性ダイオード素子
を複数個並列に接続した場合のダイオード特性（Ａ）は
、第３図（ダイオード特性図）に示すように、双方向性
ダイオード素子を複数個直列に接続したダイオード特性
（Ｂ）に比べて向上する６本実施例の静電気破壊防止回
路２０は、過大な静電気を複数個の並列に接続された双
方向性ダイオード素子に分流し、１個当りの双方向性ダ
イオード素子に流れる電流電工を小さくできるので、静
電気のクランプ特性を向上し、双方向性ダイオード素子
に流れる電流電工の大小にかかわらず一定のダイオード
耐圧Ｖを得られる。同第３図中、ゲート絶縁膜３の絶縁
破壊耐圧の分布の一例を破線Ｃで示す。このゲート絶縁
膜３の絶縁破壊耐圧は約４０ ［Ｖ］を中心に前後約２
０［Ｖ］のばらつきが存在する。同第３図に示すように
１例えば電流電工が１００［μＡ］の場合、ダイオード
特性（Ａ）に示すように、ゲート絶縁膜３の絶縁破壊耐
圧の分布の範囲内に、静電気破壊防止回路２０の並列接
続された双方向性ダイオード素子の耐圧は存在しないに
れに対して、ダイオード特性（Ｂ）に示すように、直列
接続された双方向性ダイオード素子は、絶縁破壊耐圧の
分布の範囲内に耐圧が存在し、この結果、パワーＭＩＳ
ＦＥＴＱのゲート絶縁膜３の絶縁破壊を生じる。
を複数個並列に接続した場合のダイオード特性（Ａ）は
、第３図（ダイオード特性図）に示すように、双方向性
ダイオード素子を複数個直列に接続したダイオード特性
（Ｂ）に比べて向上する６本実施例の静電気破壊防止回
路２０は、過大な静電気を複数個の並列に接続された双
方向性ダイオード素子に分流し、１個当りの双方向性ダ
イオード素子に流れる電流電工を小さくできるので、静
電気のクランプ特性を向上し、双方向性ダイオード素子
に流れる電流電工の大小にかかわらず一定のダイオード
耐圧Ｖを得られる。同第３図中、ゲート絶縁膜３の絶縁
破壊耐圧の分布の一例を破線Ｃで示す。このゲート絶縁
膜３の絶縁破壊耐圧は約４０ ［Ｖ］を中心に前後約２
０［Ｖ］のばらつきが存在する。同第３図に示すように
１例えば電流電工が１００［μＡ］の場合、ダイオード
特性（Ａ）に示すように、ゲート絶縁膜３の絶縁破壊耐
圧の分布の範囲内に、静電気破壊防止回路２０の並列接
続された双方向性ダイオード素子の耐圧は存在しないに
れに対して、ダイオード特性（Ｂ）に示すように、直列
接続された双方向性ダイオード素子は、絶縁破壊耐圧の
分布の範囲内に耐圧が存在し、この結果、パワーＭＩＳ
ＦＥＴＱのゲート絶縁膜３の絶縁破壊を生じる。
前記静電気破壊防止回路２０の一方の双方向性ダイオー
ド素子のダイオード素子Ｄ１．他方の双方向性ダイオー
ド素子のダイオード素子Ｄ２の夫々のカソード領域８は
、第１図に示すように、配線（ソース配線）１０に接続
される。一方の双方向性ダイオード素子のダイオード素
子Ｄ３、他方の双方向性ダイオード素子のダイオード素
子Ｄ４の夫々のカソード領域４は配線（ゲート配線）１
０に接続される。
ド素子のダイオード素子Ｄ１．他方の双方向性ダイオー
ド素子のダイオード素子Ｄ２の夫々のカソード領域８は
、第１図に示すように、配線（ソース配線）１０に接続
される。一方の双方向性ダイオード素子のダイオード素
子Ｄ３、他方の双方向性ダイオード素子のダイオード素
子Ｄ４の夫々のカソード領域４は配線（ゲート配線）１
０に接続される。
このように、ｎ°型半導体基板１をｎ型ドレイン領域と
するパワーＭＩＳＦＥＴＱのゲート電極４とｎ型ソース
領域（ｒ１″型半導体領域６）との間に静電気破壊防止
回路２０を有する単体構造の半導体装置において、前記
静電気破壊防止回路２０が、前記パワーＭＩＳＦＥＴＱ
のゲート電極４に対して逆バイアスとなるダイオード素
子Ｄ３（又はＤ４）、ｎ型ソース領域に対して逆バイア
スとなるダイオ−ド素子ＤＩ（又はＤ２）の夫々を直列
に接続し、かつ前記ｎ゛型半導体基板１の主面に対して
垂直方向に配列して構成されるにの構成により、前記静
電気破壊防止回路２０のダイオード素子Ｄ３ （又はＤ
４）、ダイオード素子Ｄｉ（又はＤ２）の夫々のいずれ
か一方の占有面積に他方を配置し、他方に相当する分、
静電気破壊防止回路２０の占有面積を低減できるので、
単体構造の半導体装置の集積度を向上できる。
するパワーＭＩＳＦＥＴＱのゲート電極４とｎ型ソース
領域（ｒ１″型半導体領域６）との間に静電気破壊防止
回路２０を有する単体構造の半導体装置において、前記
静電気破壊防止回路２０が、前記パワーＭＩＳＦＥＴＱ
のゲート電極４に対して逆バイアスとなるダイオード素
子Ｄ３（又はＤ４）、ｎ型ソース領域に対して逆バイア
スとなるダイオ−ド素子ＤＩ（又はＤ２）の夫々を直列
に接続し、かつ前記ｎ゛型半導体基板１の主面に対して
垂直方向に配列して構成されるにの構成により、前記静
電気破壊防止回路２０のダイオード素子Ｄ３ （又はＤ
４）、ダイオード素子Ｄｉ（又はＤ２）の夫々のいずれ
か一方の占有面積に他方を配置し、他方に相当する分、
静電気破壊防止回路２０の占有面積を低減できるので、
単体構造の半導体装置の集積度を向上できる。
また、前記静電気破壊防止回路２０は、前記ダイオード
素子Ｄ１及びダイオード素子Ｄ３で構成される双方向性
ダイオード素子、ダイオード素子Ｄ２及びダイオード素
子Ｄ４で構成される双方向性ダイオード素子の夫々を並
列に接続して構成される。この構成により、前述の作用
効果の他に、過大な静電気を複数個の双方向性ダイオー
ド素子に分流し、１個当りの双方向性ダイオード素子に
流れる電流量を小さくできるので、静電気のクランプ特
性を向上しくダイオード素子に流れる電流量の大小にか
かわらず一定のダイオード耐圧を得られ）、パワーＭＩ
ＳＦＥＴＱのゲート絶縁膜３の絶縁破壊耐圧に比べて静
電気破壊防止回路２０の耐圧を低く設定できるので、パ
ワーＭＩＳＦＥＴＱの静電気破壊を防止できる。
素子Ｄ１及びダイオード素子Ｄ３で構成される双方向性
ダイオード素子、ダイオード素子Ｄ２及びダイオード素
子Ｄ４で構成される双方向性ダイオード素子の夫々を並
列に接続して構成される。この構成により、前述の作用
効果の他に、過大な静電気を複数個の双方向性ダイオー
ド素子に分流し、１個当りの双方向性ダイオード素子に
流れる電流量を小さくできるので、静電気のクランプ特
性を向上しくダイオード素子に流れる電流量の大小にか
かわらず一定のダイオード耐圧を得られ）、パワーＭＩ
ＳＦＥＴＱのゲート絶縁膜３の絶縁破壊耐圧に比べて静
電気破壊防止回路２０の耐圧を低く設定できるので、パ
ワーＭＩＳＦＥＴＱの静電気破壊を防止できる。
また、ｎ゛型半導体基板１をｎ型ドレイン領域とするパ
ワーＭＩＳＦＥＴＱのゲート電極４とｎ型ソース領域と
の間に静電気破壊防止回路２０を有する単体構造の半導
体装置において、前記静電気破壊防止回路２０が、前記
パワーＭＩＳＦＥＴＱのゲート電極４に対して逆バイア
スとなるダイオード素子Ｄ３及びｎ型ソース領域に対し
て逆バイアスとなるダイオード素子Ｄ１を直列に接続し
た双方向性ダイオード素子、ゲート電極４に対して逆バ
イアスとなるダイオード素子Ｄ４及びｎ型ソース領域に
対して逆バイアスとなるダイオード素子Ｄ２を直列に接
続した双方向性ダイオード素子の夫々を並列に接続して
構成される。この構成により、前述と同様に、パワーＭ
ＩＳＦＥＴＱの静電気破壊を防止できる。
ワーＭＩＳＦＥＴＱのゲート電極４とｎ型ソース領域と
の間に静電気破壊防止回路２０を有する単体構造の半導
体装置において、前記静電気破壊防止回路２０が、前記
パワーＭＩＳＦＥＴＱのゲート電極４に対して逆バイア
スとなるダイオード素子Ｄ３及びｎ型ソース領域に対し
て逆バイアスとなるダイオード素子Ｄ１を直列に接続し
た双方向性ダイオード素子、ゲート電極４に対して逆バ
イアスとなるダイオード素子Ｄ４及びｎ型ソース領域に
対して逆バイアスとなるダイオード素子Ｄ２を直列に接
続した双方向性ダイオード素子の夫々を並列に接続して
構成される。この構成により、前述と同様に、パワーＭ
ＩＳＦＥＴＱの静電気破壊を防止できる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば１本発明は、ｐ型半導体基板をドレイン領域とす
るパワーＭＩＳＦＥＴを有する単体構造の半導体装置に
適用できる。
るパワーＭＩＳＦＥＴを有する単体構造の半導体装置に
適用できる。
また１本発明は、半導体基板をコレクタ領域とするバイ
ポーラトランジスタを有する単体構造の半導体装置に適
用できる。
ポーラトランジスタを有する単体構造の半導体装置に適
用できる。
また１本発明は、前記静電気破壊防止回路の双方向性ダ
イオード素子の並列数を増加してもよい。
イオード素子の並列数を増加してもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
静電気破壊防止回路を有する単体構造の半導体装置にお
いて、前記静電気破壊防止回路の占有面積を縮小し、集
積度を向上できる。
いて、前記静電気破壊防止回路の占有面積を縮小し、集
積度を向上できる。
静電気破壊防止回路を有する単体構造の半導体装置にお
いて、前記静電気破壊防止回路の過大な静電気のクラン
プ特性を向上できる。
いて、前記静電気破壊防止回路の過大な静電気のクラン
プ特性を向上できる。
静電気破壊防止回路を有する単体構造の半導体装置にお
いて、前記静電気破壊防止回路の占有面積を縮小し、集
積度を向上できると共に、前記静電気破壊防止回路の過
大な静電気のクランプ特性を向上できる。
いて、前記静電気破壊防止回路の占有面積を縮小し、集
積度を向上できると共に、前記静電気破壊防止回路の過
大な静電気のクランプ特性を向上できる。
第１図は１本発明の一実施例であるパワーＭＴＳＦＥＴ
を搭載する単体構造の半導体装置の要部断面図、 第２図は、前記単体構造の半導体装置に搭載されるパワ
ーＭＩＳＦＥＴＱ及び静電気破壊防止回路の等価回路図
。 第３図は、前記静電気破壊防止回路のクランプ特性図、 第４図は、前記単体構造の半導体装置のチップレイアウ
ト図である。 図中、１・・・半導体基板、２・・・素子分離絶縁膜。 ３・・・ゲート絶縁膜、４・・・ゲート電極又はカソー
ド領域、５，６・・・半導体領域、７・・アノード領域
、８・・・カソード領域、１０・・・配線、２０・・・
静電気破壊防止回路、Ｑ・・パワーＭＩＳＦＥＴ、Ｄ・
・ダイオード素子である。
を搭載する単体構造の半導体装置の要部断面図、 第２図は、前記単体構造の半導体装置に搭載されるパワ
ーＭＩＳＦＥＴＱ及び静電気破壊防止回路の等価回路図
。 第３図は、前記静電気破壊防止回路のクランプ特性図、 第４図は、前記単体構造の半導体装置のチップレイアウ
ト図である。 図中、１・・・半導体基板、２・・・素子分離絶縁膜。 ３・・・ゲート絶縁膜、４・・・ゲート電極又はカソー
ド領域、５，６・・・半導体領域、７・・アノード領域
、８・・・カソード領域、１０・・・配線、２０・・・
静電気破壊防止回路、Ｑ・・パワーＭＩＳＦＥＴ、Ｄ・
・ダイオード素子である。
Claims (1)
- 【特許請求の範囲】 １、半導体基板をドレイン領域とする絶縁ゲート型電界
効果トランジスタのゲート電極とソース領域との間に静
電気破壊防止回路を有する半導体装置において、前記静
電気破壊防止回路が、前記絶縁ゲート型電界効果トラン
ジスタのゲート電極に対して逆バイアスとなる第１ダイ
オード素子、ソース領域に対して逆バイアスとなる第２
ダイオード素子の夫々を直列に接続し、かつ前記半導体
基板の主面に対して垂直方向に配列して構成されること
を特徴とする半導体装置。 ２、前記静電気破壊防止回路は、前記第１ダイオード素
子及び第２ダイオード素子で構成される双方向性ダイオ
ード素子を複数個並列に接続して構成されることを特徴
とする請求項１に記載の半導体装置。 ３、半導体基板をドレイン領域とする絶縁ゲート型電界
効果トランジスタのゲート電極とソース領域との間に静
電気破壊防止回路を有する半導体装置において、前記静
電気破壊防止回路が、前記絶縁ゲート型電界効果トラン
ジスタのゲート電極に対して逆バイアスとなる第１ダイ
オード素子、ソース領域に対して逆バイアスとなる第２
ダイオード素子の夫々を直列に接続した双方向性ダイオ
ード素子を複数個並列に接続して構成されることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229311A JPH04111363A (ja) | 1990-08-30 | 1990-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229311A JPH04111363A (ja) | 1990-08-30 | 1990-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111363A true JPH04111363A (ja) | 1992-04-13 |
Family
ID=16890154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229311A Pending JPH04111363A (ja) | 1990-08-30 | 1990-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| CN109390333A (zh) * | 2017-08-04 | 2019-02-26 | 艾普凌科有限公司 | 半导体装置 |
-
1990
- 1990-08-30 JP JP2229311A patent/JPH04111363A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| CN109390333A (zh) * | 2017-08-04 | 2019-02-26 | 艾普凌科有限公司 | 半导体装置 |
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