JPH0410757B2 - - Google Patents
Info
- Publication number
- JPH0410757B2 JPH0410757B2 JP7214885A JP7214885A JPH0410757B2 JP H0410757 B2 JPH0410757 B2 JP H0410757B2 JP 7214885 A JP7214885 A JP 7214885A JP 7214885 A JP7214885 A JP 7214885A JP H0410757 B2 JPH0410757 B2 JP H0410757B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- cover
- multilayer wiring
- cover land
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000919 ceramic Substances 0.000 claims description 19
- 239000010409 thin film Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 239000010410 layer Substances 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 14
- 238000005516 engineering process Methods 0.000 description 10
- 239000010408 film Substances 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 239000002241 glass-ceramic Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、混成多層配線基板、特にカバーラン
ドの構造において改良された混成多層配線基板に
関するものである。
ドの構造において改良された混成多層配線基板に
関するものである。
従来の技術
最近のエレクトロニクスデバイスにおける発展
はめざましく、半導体デバイス、特にIC、LSI等
の設計、製造においては素子の小型化、高集積化
の動向がみられる。そこで、デバイスの集積度を
高め基板内に配置された各素子間の結合に自由度
を与え、上記各種デバイスの開発にみられる一般
的動向に適合する高密度実装化の実現を可能とす
る有力な技術として多層配線技術が注目されてい
る。
はめざましく、半導体デバイス、特にIC、LSI等
の設計、製造においては素子の小型化、高集積化
の動向がみられる。そこで、デバイスの集積度を
高め基板内に配置された各素子間の結合に自由度
を与え、上記各種デバイスの開発にみられる一般
的動向に適合する高密度実装化の実現を可能とす
る有力な技術として多層配線技術が注目されてい
る。
また、基板についても電子回路の高密度化を進
めるために、回路を積重ねて多層化する技術も広
く利用されており、例えば多層化セラミツク基板
などはグリーンシート積層法、印刷積層法、厚膜
多層法等により作製され、高密度で、信頼性の高
いものが得られるようになつてきている。
めるために、回路を積重ねて多層化する技術も広
く利用されており、例えば多層化セラミツク基板
などはグリーンシート積層法、印刷積層法、厚膜
多層法等により作製され、高密度で、信頼性の高
いものが得られるようになつてきている。
ところで、大型コンピユータなどにおけるよう
に、高速大容量処理が求められる電子機器の実装
に於いては、配線の高密度化と配線内を伝播する
信号の高速化とを同時に満足する技術が必要とさ
れている。
に、高速大容量処理が求められる電子機器の実装
に於いては、配線の高密度化と配線内を伝播する
信号の高速化とを同時に満足する技術が必要とさ
れている。
即ち、コンピユーター、通信機などでは、シス
テム側においては特にLSI素子技術の発展によつ
て高性能化・小型化等の要求がほぼ満足され、論
理素子の動作遅延時間が短縮されるようになつた
が、LSIの実装上においても遅延時間が重要な意
味をもち、その短縮がシステム全体として極めて
重要視されるに至つた。
テム側においては特にLSI素子技術の発展によつ
て高性能化・小型化等の要求がほぼ満足され、論
理素子の動作遅延時間が短縮されるようになつた
が、LSIの実装上においても遅延時間が重要な意
味をもち、その短縮がシステム全体として極めて
重要視されるに至つた。
そこで、この実装面、特に配線の高密度化並び
に配線内を伝播する信号の高速化を同時に満足す
る実装技術として、多数のLSIチツプなどをセラ
ミツク基板上に配列し、これらの間の相互配線を
該基板内部および基板上で行う構成が注目されて
いる。
に配線内を伝播する信号の高速化を同時に満足す
る実装技術として、多数のLSIチツプなどをセラ
ミツク基板上に配列し、これらの間の相互配線を
該基板内部および基板上で行う構成が注目されて
いる。
即ち、セラミツク配線基板に主として電源配線
を収容し、その上に薄膜技術により微細な信号配
線パターンを形成したいわゆる混成多層配線基板
が、上記の要求を満足するものとして期待されて
いる。
を収容し、その上に薄膜技術により微細な信号配
線パターンを形成したいわゆる混成多層配線基板
が、上記の要求を満足するものとして期待されて
いる。
発明が解決しようとする問題点
従来の混成多層配線基板は、第4図に示す様
に、セラミツク配線基板部10上に、薄膜多層配
線20を形成した構成のものである。
に、セラミツク配線基板部10上に、薄膜多層配
線20を形成した構成のものである。
セラミツク基板11内に設けたスルーホール1
2と薄膜配線パターン22との接続の為にカバー
ランド23がセラミツク基板表面に形成されてい
る。
2と薄膜配線パターン22との接続の為にカバー
ランド23がセラミツク基板表面に形成されてい
る。
スルーホール12の直径は工業上の制約から通
常0.1〜0.2ミリメートルであり、このスルーホー
ルの開口部をカバーする必要から、カバーランド
23は通常、直径0.2ミリメートル以上の円形も
しくはそれと同程度の大きさの四角形や多角形の
パターンとされている。薄膜多層配線部20の絶
縁材21としては、有機樹脂またはガラス・セラ
ミツクなどが用いられているが、これらの絶縁材
の形成には300℃〜900℃の加熱焼成工程が存在す
るため、カバーランド23が薄く、しかも導体材
料が一般的な金や銅を主体としたものである場合
には、セラミツク基板11とカバーランド23と
の熱膨張率の差から生じる内部応力と、スルーホ
ールから発生する残留ガスの噴出により、加熱焼
成工程中にカバーランドがセラミツク基板から剥
離してしまうことがしばしばある。
常0.1〜0.2ミリメートルであり、このスルーホー
ルの開口部をカバーする必要から、カバーランド
23は通常、直径0.2ミリメートル以上の円形も
しくはそれと同程度の大きさの四角形や多角形の
パターンとされている。薄膜多層配線部20の絶
縁材21としては、有機樹脂またはガラス・セラ
ミツクなどが用いられているが、これらの絶縁材
の形成には300℃〜900℃の加熱焼成工程が存在す
るため、カバーランド23が薄く、しかも導体材
料が一般的な金や銅を主体としたものである場合
には、セラミツク基板11とカバーランド23と
の熱膨張率の差から生じる内部応力と、スルーホ
ールから発生する残留ガスの噴出により、加熱焼
成工程中にカバーランドがセラミツク基板から剥
離してしまうことがしばしばある。
このカバーランドの剥離を防止する為の従来技
術の一つに、カバーランド材料としてセラミツク
との熱膨張率の差が小さいタングステンやモリブ
デンを主体としたものを用いる方法が知られてい
るが、これらはその電気抵抗が金や銅の数倍程度
と高い為、信号の高速伝播性を要求される信号配
線や大電流を流す電源配線には用いることができ
ないという欠点があつた。
術の一つに、カバーランド材料としてセラミツク
との熱膨張率の差が小さいタングステンやモリブ
デンを主体としたものを用いる方法が知られてい
るが、これらはその電気抵抗が金や銅の数倍程度
と高い為、信号の高速伝播性を要求される信号配
線や大電流を流す電源配線には用いることができ
ないという欠点があつた。
また、カバーランドの剥離を防止する為の別の
従来技術としては、セラミツクとの接着性の良い
導体ペーストを用いた厚膜技術によつてカバーラ
ンドを形成するという方法があるが、厚膜技術は
薄膜技術に較べて出来上つたパターンの寸法精度
が劣るために、薄膜多層配線部20との位置ずれ
を生じ易いという欠点がある。
従来技術としては、セラミツクとの接着性の良い
導体ペーストを用いた厚膜技術によつてカバーラ
ンドを形成するという方法があるが、厚膜技術は
薄膜技術に較べて出来上つたパターンの寸法精度
が劣るために、薄膜多層配線部20との位置ずれ
を生じ易いという欠点がある。
そこで、上記のような従来技術の呈する各種欠
点を解決し、高密度実装性並びに高速信号伝播性
を同時に満足する多層配線基板を開発すること
は、高速大容量処理を可能とする各種デバイスの
実装を更に改善し、その性能、信頼性を高める上
で重要である。本発明の目的もこのような点にあ
り、多層配線基板、特にカバーランドの構造にお
いて改良された混成多層配線基板を提供すること
にある。
点を解決し、高密度実装性並びに高速信号伝播性
を同時に満足する多層配線基板を開発すること
は、高速大容量処理を可能とする各種デバイスの
実装を更に改善し、その性能、信頼性を高める上
で重要である。本発明の目的もこのような点にあ
り、多層配線基板、特にカバーランドの構造にお
いて改良された混成多層配線基板を提供すること
にある。
問題点を解決するための手段
本発明の混成多層配線基板は、複数のスルーホ
ールを有するセラミツク配線基板と、前記基板の
上面に露出する前記複数のスルーホールのそれぞ
れの上端を完全に覆わないよう該基板上に形成さ
れる微細な格子状または網目状または縞状のカバ
ーランドと、前記基板およびカバーランド上部
に、加熱工程を経て形成される層間絶縁層と薄膜
配線層とが積層された薄膜多層配線部とを備えて
いる。
ールを有するセラミツク配線基板と、前記基板の
上面に露出する前記複数のスルーホールのそれぞ
れの上端を完全に覆わないよう該基板上に形成さ
れる微細な格子状または網目状または縞状のカバ
ーランドと、前記基板およびカバーランド上部
に、加熱工程を経て形成される層間絶縁層と薄膜
配線層とが積層された薄膜多層配線部とを備えて
いる。
さらに、該カバーランドの上層には必要に応じ
て形成された一層もしくは多層の配線層を含む薄
膜配線部を有することが可能である。
て形成された一層もしくは多層の配線層を含む薄
膜配線部を有することが可能である。
本発明の混成多層配線基板において、カバーラ
ンドの微細配線パターンはAu、Ag、Cuなどの導
電性良好な金属もしくは合金で形成でき、その適
用方法としては一般的な電界鍍金法の他無電界メ
ツキ法、各種化学気相蒸着法(CVD法)、スパツ
タ法などの物理的気相蒸着法(PVD法)などを
利用して所定の薄膜パターンを形成した後熱処理
(アニール)するなどの各種薄膜形成法が利用で
きる。
ンドの微細配線パターンはAu、Ag、Cuなどの導
電性良好な金属もしくは合金で形成でき、その適
用方法としては一般的な電界鍍金法の他無電界メ
ツキ法、各種化学気相蒸着法(CVD法)、スパツ
タ法などの物理的気相蒸着法(PVD法)などを
利用して所定の薄膜パターンを形成した後熱処理
(アニール)するなどの各種薄膜形成法が利用で
きる。
また、前記カバーランド上層に配線層を含む薄
膜多層配線部が形成されるが、該絶縁層材料とし
てはポリイミド系樹脂、ガラス、セラミツク、熱
硬化型エポキシ系樹脂などが本発明において有利
に使用できる。
膜多層配線部が形成されるが、該絶縁層材料とし
てはポリイミド系樹脂、ガラス、セラミツク、熱
硬化型エポキシ系樹脂などが本発明において有利
に使用できる。
この薄膜配線パターンの形成は、従来公知の多
層配線技術によつて実施することができ、特に制
限はない。即ち、一般的なフォトリソグラフイ技
術、各種薄膜形成法、各種エツチング法などを適
宜選択し、組合せることにより実施することが可
能である。
層配線技術によつて実施することができ、特に制
限はない。即ち、一般的なフォトリソグラフイ技
術、各種薄膜形成法、各種エツチング法などを適
宜選択し、組合せることにより実施することが可
能である。
実施例
次に本発明について図面を参照して詳細に説明
する。
する。
第1図aは本発明の第1の実施例におけるカバ
ーランド部を示す拡大平面図であり、同図bは同
図aのA−B線断面図である。
ーランド部を示す拡大平面図であり、同図bは同
図aのA−B線断面図である。
本実施例において、カバーランド3はスルーホ
ール2上に形成された網目状のパターンであり、
接地配線網4で囲まれた構成を有する。
ール2上に形成された網目状のパターンであり、
接地配線網4で囲まれた構成を有する。
本実施例では、カバーランド3は、線幅が60マ
イクロメートルおよび線間距離が40マイクロメー
トルの微細な線分から構成された網目状パターン
であり、厚さ6マイクロメートルの電解金めつき
膜を主体として形成されている。このカバーラン
ド3の上層には、ポリイミド系樹脂絶縁層を400
℃の加熱工程で形成した薄膜多層配線部が形成さ
れるが、この加熱工程でカバーランド3に発生す
る内部応力はパターンが網目状であるために、中
心部に集中しない。また、加熱工程でスルーホー
ル2から噴出する残留ガスも網目を抜けるのでカ
バーランドの剥離を起こらない。
イクロメートルおよび線間距離が40マイクロメー
トルの微細な線分から構成された網目状パターン
であり、厚さ6マイクロメートルの電解金めつき
膜を主体として形成されている。このカバーラン
ド3の上層には、ポリイミド系樹脂絶縁層を400
℃の加熱工程で形成した薄膜多層配線部が形成さ
れるが、この加熱工程でカバーランド3に発生す
る内部応力はパターンが網目状であるために、中
心部に集中しない。また、加熱工程でスルーホー
ル2から噴出する残留ガスも網目を抜けるのでカ
バーランドの剥離を起こらない。
本発明の適用以前には、カバーランドは本実施
例と同一寸法のベタパターンであつたが、本発明
と適用によるカバーランドの導体の面積の減少率
は16パーセントであり、これは膜厚一定の場合抵
抗値としては、19パーセントの上昇であり、この
程度の抵抗値の上昇は、大抵の場合問題にならな
いし、本実施例の場合電解金めつきの膜厚を7.5
マイクロメートルにすることにより、抵抗値の上
昇を防ぐことも可能である。
例と同一寸法のベタパターンであつたが、本発明
と適用によるカバーランドの導体の面積の減少率
は16パーセントであり、これは膜厚一定の場合抵
抗値としては、19パーセントの上昇であり、この
程度の抵抗値の上昇は、大抵の場合問題にならな
いし、本実施例の場合電解金めつきの膜厚を7.5
マイクロメートルにすることにより、抵抗値の上
昇を防ぐことも可能である。
第2図は本発明の第2の実施例を示す平面図で
ある。
ある。
本実施例は、線幅が50マイクロメートルおよび
線間距離が100マイクロメートルの格子状のカバ
ーランドの場合である。
線間距離が100マイクロメートルの格子状のカバ
ーランドの場合である。
第3図は本発明の第3の実施例を示す平面図で
ある。
ある。
本実施例は、線幅が60マイクロメートルおよび
線間距離が40マイクロメートルの縞状のカバーラ
ンドの場合である。
線間距離が40マイクロメートルの縞状のカバーラ
ンドの場合である。
上記3実施例のいずれにおいても、導体は電解
金めつき膜に限らず、銅めつき膜や銀めつき膜で
も可能であり、また絶縁材料もポリイミド系樹脂
に限らず加熱工程を要する材料の場合には、本発
明は有効であり、ポリイミド系樹脂以外に本発明
が有効な絶縁材料の例としては、ガラス・セラミ
ツク、熱硬化型エポキシ系樹脂などが挙げられ
る。
金めつき膜に限らず、銅めつき膜や銀めつき膜で
も可能であり、また絶縁材料もポリイミド系樹脂
に限らず加熱工程を要する材料の場合には、本発
明は有効であり、ポリイミド系樹脂以外に本発明
が有効な絶縁材料の例としては、ガラス・セラミ
ツク、熱硬化型エポキシ系樹脂などが挙げられ
る。
発明の効果
以上詳しく説明したように、本発明は、セラミ
ツク基板上に形成されるカバーランドを格子状も
しくは網目状もしくは縞状のパターンにすること
により、加熱焼成工程でのカバーランドの剥離を
防止できる効果がある。従つて、高速大容量処理
が求められる電気機器の実装において有用な、高
性能かつ高信頼度の混成多層配線基板が提供され
る。
ツク基板上に形成されるカバーランドを格子状も
しくは網目状もしくは縞状のパターンにすること
により、加熱焼成工程でのカバーランドの剥離を
防止できる効果がある。従つて、高速大容量処理
が求められる電気機器の実装において有用な、高
性能かつ高信頼度の混成多層配線基板が提供され
る。
第1図aおよびbはそれぞれ本発明の第1の実
施例を示す平面図および断面図、第2図は本発明
の第2の実施例を示す平面図、第3図は本発明の
第3の実施例を示す平面図および第4図は従来の
混成多層配線基板の断面図である。 図において、1……セラミツク基板、2……ス
ルーホール、3……網目状カバーランド、4……
接地配線網、5……格子状カバーランド、6……
縞状カバーランド、10……セラミツク配線基板
部、11……セラミツク基板、12……スルーホ
ール、13……セラミツク基板内層配線、14…
…入出力ピン、20……薄膜多層配線部、21…
…絶縁材、22……薄膜配線、23……カバーラ
ンド。
施例を示す平面図および断面図、第2図は本発明
の第2の実施例を示す平面図、第3図は本発明の
第3の実施例を示す平面図および第4図は従来の
混成多層配線基板の断面図である。 図において、1……セラミツク基板、2……ス
ルーホール、3……網目状カバーランド、4……
接地配線網、5……格子状カバーランド、6……
縞状カバーランド、10……セラミツク配線基板
部、11……セラミツク基板、12……スルーホ
ール、13……セラミツク基板内層配線、14…
…入出力ピン、20……薄膜多層配線部、21…
…絶縁材、22……薄膜配線、23……カバーラ
ンド。
Claims (1)
- 【特許請求の範囲】 1 複数のスルーホールを有するセラミツク配線
基板と、 前記基板の上面に露出する前記複数のスルーホ
ールのそれぞれの上端を完全に覆わないよう該基
板上に形成される微細な格子状または網目状また
は縞状のカバーランドと、 前記基板およびカバーランド上部に、加熱工程
を経て形成される層間絶縁層と薄膜配線層とが積
層された薄膜多層配線部と を備えたことを特徴とする混成多層配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7214885A JPS61230395A (ja) | 1985-04-05 | 1985-04-05 | 混成多層配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7214885A JPS61230395A (ja) | 1985-04-05 | 1985-04-05 | 混成多層配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61230395A JPS61230395A (ja) | 1986-10-14 |
JPH0410757B2 true JPH0410757B2 (ja) | 1992-02-26 |
Family
ID=13480887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7214885A Granted JPS61230395A (ja) | 1985-04-05 | 1985-04-05 | 混成多層配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61230395A (ja) |
-
1985
- 1985-04-05 JP JP7214885A patent/JPS61230395A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61230395A (ja) | 1986-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100188620B1 (ko) | 전자적 패키지 | |
US5106461A (en) | High-density, multi-level interconnects, flex circuits, and tape for tab | |
US5745333A (en) | Laminar stackable circuit board structure with capacitor | |
US6242279B1 (en) | High density wire bond BGA | |
JP3004071B2 (ja) | 集積回路用パッケージ | |
US5768108A (en) | Multi-layer wiring structure | |
JP2011139083A (ja) | 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体 | |
EP0425607A1 (en) | High-density, multi-level interconnects, flex circuits, and tape for tab | |
JPH0541463A (ja) | 集積回路用パツケージ | |
JPH1154921A (ja) | 多層配線基板 | |
US8188377B2 (en) | Circuit board having electrically connecting structure and fabrication method thereof | |
JP3167141B2 (ja) | 集積回路用パッケージ | |
JPH11112142A (ja) | 多層配線基板 | |
JP3878795B2 (ja) | 多層配線基板 | |
KR100560571B1 (ko) | 상호 연결체 | |
US5669136A (en) | Method of making high input/output density MLC flat pack | |
JP3798978B2 (ja) | 多層配線基板 | |
JPH0410757B2 (ja) | ||
JP3792472B2 (ja) | 多層配線基板 | |
JP3670515B2 (ja) | 多層配線基板 | |
JPH0716100B2 (ja) | 多層配線モジュール | |
US20130313720A1 (en) | Packaging substrate with reliable via structure | |
JP2001217345A (ja) | 多層配線基板 | |
JP2002043762A (ja) | 多層配線基板 | |
JP3754866B2 (ja) | 多層配線基板 |