JPH0393266A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0393266A JPH0393266A JP1230788A JP23078889A JPH0393266A JP H0393266 A JPH0393266 A JP H0393266A JP 1230788 A JP1230788 A JP 1230788A JP 23078889 A JP23078889 A JP 23078889A JP H0393266 A JPH0393266 A JP H0393266A
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- film
- drain
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 abstract description 27
- 230000015654 memory Effects 0.000 abstract description 14
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
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- 239000011229 interlayer Substances 0.000 abstract description 2
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にα線によるソフトエ
ラーの発生を防止したメモリセルの構造に関するもので
ある. 〔従来の技術〕 半導体メモリのうち、MOS−FETを用いたSRAM
の高抵抗負荷型メモリセルの回路図を第4図に示す. 第3図に従来技術によるメモリセルの断面構造を示す. P型半導体基板1の表面にP1型埋込層2が形成され、
その上に成長したN型エビタキジャル層に形成されたP
−ウェル3の表面に、LOCOS法によりフィールド酸
化膜4が形成されている.ソース−ドレインとなるN+
型拡散層5が形成れ、ゲート酸化膜6を隔ててポリジリ
コンからなるゲート電極7が形成され、眉間絶縁膜8の
開口を通してポリジリコンからなる抵抗素子9が形成さ
れ、表面保護膜10と平坦化膜11の開口を通してアル
ミニウム配線12が形成されている。
ラーの発生を防止したメモリセルの構造に関するもので
ある. 〔従来の技術〕 半導体メモリのうち、MOS−FETを用いたSRAM
の高抵抗負荷型メモリセルの回路図を第4図に示す. 第3図に従来技術によるメモリセルの断面構造を示す. P型半導体基板1の表面にP1型埋込層2が形成され、
その上に成長したN型エビタキジャル層に形成されたP
−ウェル3の表面に、LOCOS法によりフィールド酸
化膜4が形成されている.ソース−ドレインとなるN+
型拡散層5が形成れ、ゲート酸化膜6を隔ててポリジリ
コンからなるゲート電極7が形成され、眉間絶縁膜8の
開口を通してポリジリコンからなる抵抗素子9が形成さ
れ、表面保護膜10と平坦化膜11の開口を通してアル
ミニウム配線12が形成されている。
半導体集積回路の高速化、高集積化に伴ない、素子パタ
ーンの微細fヒが一段と進み、メモリセルの容量素子が
縮小される傾向がある. このためα線によるソフトエラーの発生が問題になって
いる. α線が入射すると、半導体中を通過している間にエネル
ギーを失いながら電子一正孔対を生成し、その電荷総量
は約0 .2 p Q ( pico coulomb
)に達する. 第4図の回路図において、ノードNl.N2の容量をC
、ノードN1、N2間の電位差をΔVとし、この積をQ
cr+t=C・ΔVとして臨界電荷量を定義することが
できる. この値が大きいほどα線に強いことになり、ノードに流
入する電荷量が臨界電荷量を越えなければ、メモリセル
は安定に動作することが明らかにされている. しかしながらノード容量が小さいと、Q c r l
t値が小さくなるため、α線により生成した電荷のうち
、ノードに流入する電荷がQ c r l t値を越え
易くなり、ソフトエラーが発生するという問題があった
. 本発明の目的は、メモリセルのサイズを大きくすること
なく、ノード容量を増加してα線耐量を改善するもので
ある。
ーンの微細fヒが一段と進み、メモリセルの容量素子が
縮小される傾向がある. このためα線によるソフトエラーの発生が問題になって
いる. α線が入射すると、半導体中を通過している間にエネル
ギーを失いながら電子一正孔対を生成し、その電荷総量
は約0 .2 p Q ( pico coulomb
)に達する. 第4図の回路図において、ノードNl.N2の容量をC
、ノードN1、N2間の電位差をΔVとし、この積をQ
cr+t=C・ΔVとして臨界電荷量を定義することが
できる. この値が大きいほどα線に強いことになり、ノードに流
入する電荷量が臨界電荷量を越えなければ、メモリセル
は安定に動作することが明らかにされている. しかしながらノード容量が小さいと、Q c r l
t値が小さくなるため、α線により生成した電荷のうち
、ノードに流入する電荷がQ c r l t値を越え
易くなり、ソフトエラーが発生するという問題があった
. 本発明の目的は、メモリセルのサイズを大きくすること
なく、ノード容量を増加してα線耐量を改善するもので
ある。
「課題を解決するための手段〕
本発明の半導体メモリは、半導体基板表面に一導電型の
埋込層が形成され、その上に一導電型のウェルが形成さ
れ、前記ウエル内に他の導電型のソースートレインが形
成されたMOS−FETからなるフリップーフロッ1回
路を構成しており、前記ソースおよびドレインのうち少
なくとも一部が前記埋込層と接しているものである。
埋込層が形成され、その上に一導電型のウェルが形成さ
れ、前記ウエル内に他の導電型のソースートレインが形
成されたMOS−FETからなるフリップーフロッ1回
路を構成しており、前記ソースおよびドレインのうち少
なくとも一部が前記埋込層と接しているものである。
本発明の第1の実施例について、第1図を参照して説明
する. P型半導体基板1の表面にP1型埋込層2が形成され、
その上に成長したN型エビタキシャル層に形或されたP
−ウエル3の表面に、LOCOS法によりフィールド酸
化膜4が形或されている。
する. P型半導体基板1の表面にP1型埋込層2が形成され、
その上に成長したN型エビタキシャル層に形或されたP
−ウエル3の表面に、LOCOS法によりフィールド酸
化膜4が形或されている。
つぎにソース−ドレインとなる深いN+型拡散層5aが
形成される. ここではN+拡散層5はP+型埋込層7に届いてP”−
N+接合を構戒している. ゲート酸化膜6を隔ててポリシリコンからなるゲート電
極7が形成され、層間絶縁膜8の開口を通してポリシリ
コンからなる抵抗素子9が形成され、表面保護膜10と
平坦化膜1lの開口を通してアルミニウム配線12が形
成されている.つぎに本発明の第2の実施例について、
第2図を参照して説明する. ここではメモリセル部のMOS−FETの、ノード容量
に関与するソースあるいはドレインのN3型拡散層5a
のみを深くして、P1型埋込層と接合を構戒させ、他の
ノード容量に関与しないソースやドレインのN+型拡散
層5は、周辺回路素子と同一の浅い拡散としている. 〔発明の効果〕 本発明によって、α線によるソフトエラーを防止するの
に充分な容量をメモリセルに深くすることができる. さらに第2の実施例に示ようにノード容量に関与するソ
ースあるいはドレインのみを付加くすることにより、ス
ピードを落さず、面積も増加させずに容量を増加させる
ことができる。
形成される. ここではN+拡散層5はP+型埋込層7に届いてP”−
N+接合を構戒している. ゲート酸化膜6を隔ててポリシリコンからなるゲート電
極7が形成され、層間絶縁膜8の開口を通してポリシリ
コンからなる抵抗素子9が形成され、表面保護膜10と
平坦化膜1lの開口を通してアルミニウム配線12が形
成されている.つぎに本発明の第2の実施例について、
第2図を参照して説明する. ここではメモリセル部のMOS−FETの、ノード容量
に関与するソースあるいはドレインのN3型拡散層5a
のみを深くして、P1型埋込層と接合を構戒させ、他の
ノード容量に関与しないソースやドレインのN+型拡散
層5は、周辺回路素子と同一の浅い拡散としている. 〔発明の効果〕 本発明によって、α線によるソフトエラーを防止するの
に充分な容量をメモリセルに深くすることができる. さらに第2の実施例に示ようにノード容量に関与するソ
ースあるいはドレインのみを付加くすることにより、ス
ピードを落さず、面積も増加させずに容量を増加させる
ことができる。
すなわちメモリセル部のMOS−FETのソース−ドレ
インのN+型拡散層を深くして、P+型埋込層とP”−
N+接合を楕戊している。
インのN+型拡散層を深くして、P+型埋込層とP”−
N+接合を楕戊している。
P−ウエルに比べて、P1型拡散層の濃度は20倍にも
達する. 傾斜接合と仮定すると、P−N接合容量は濃度の3乗根
に比例するので、メモリセル部におけるソースおよびド
レイン部のN+型拡散層の底面の接合容量は約2.7倍
に増加する。
達する. 傾斜接合と仮定すると、P−N接合容量は濃度の3乗根
に比例するので、メモリセル部におけるソースおよびド
レイン部のN+型拡散層の底面の接合容量は約2.7倍
に増加する。
また深さ方向に約5倍にN+型拡散層が拡がるので、側
面の接合容量が約5倍に増加する。
面の接合容量が約5倍に増加する。
拡散層底面容量はノード容量の約30%、拡散層側面容
量はノード容量の約l5%を占めているので、クード容
量全体では約2.1倍の増加を実現できる. すなわちα線の入射により生成された電荷0.2pQの
うち、ノードに流入する電荷は0.04pQであるが、
従来技術によるメモリセルのノード容量は8pfであり
、ΔV=4.5Vであれば、臨界電荷fILQer+t
= 8 X 1 0−’X 4 . 5 =0.036
pQとなり、ンフトエラーが起こる.一方本発明によれ
ば、ノード容量が2.1倍の16.8pFとなり、Qc
.t= 1 6 . 8 X 1 0 −’X 4 .
5 = 0 . 0 7 5 6 p Qで、ノード
に流入する電荷0.04pQに比べて充分な余裕があり
、メモリセルを安定に動作させることができる.
量はノード容量の約l5%を占めているので、クード容
量全体では約2.1倍の増加を実現できる. すなわちα線の入射により生成された電荷0.2pQの
うち、ノードに流入する電荷は0.04pQであるが、
従来技術によるメモリセルのノード容量は8pfであり
、ΔV=4.5Vであれば、臨界電荷fILQer+t
= 8 X 1 0−’X 4 . 5 =0.036
pQとなり、ンフトエラーが起こる.一方本発明によれ
ば、ノード容量が2.1倍の16.8pFとなり、Qc
.t= 1 6 . 8 X 1 0 −’X 4 .
5 = 0 . 0 7 5 6 p Qで、ノード
に流入する電荷0.04pQに比べて充分な余裕があり
、メモリセルを安定に動作させることができる.
Claims (1)
- 半導体基板表面に一導電型の埋込層が形成され、その上
に一導電型のウェルが形成され、前記ウェル内に他の導
電型のソース−ドレインが形成されたMOS−FETか
らなるフリップ−フロップ回路を構成する半導体メモリ
において、前記ソースおよびドレインのうち少なくとも
一部が前記埋込層と接していることを特徴とする半導体
メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1230788A JPH0393266A (ja) | 1989-09-05 | 1989-09-05 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1230788A JPH0393266A (ja) | 1989-09-05 | 1989-09-05 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0393266A true JPH0393266A (ja) | 1991-04-18 |
Family
ID=16913278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1230788A Pending JPH0393266A (ja) | 1989-09-05 | 1989-09-05 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0393266A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7045881B2 (en) * | 2000-11-17 | 2006-05-16 | Infineon Technologies Ag | Electronic component with shielding and method for its production |
-
1989
- 1989-09-05 JP JP1230788A patent/JPH0393266A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7045881B2 (en) * | 2000-11-17 | 2006-05-16 | Infineon Technologies Ag | Electronic component with shielding and method for its production |
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