JPH0393266A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0393266A JPH0393266A JP1230788A JP23078889A JPH0393266A JP H0393266 A JPH0393266 A JP H0393266A JP 1230788 A JP1230788 A JP 1230788A JP 23078889 A JP23078889 A JP 23078889A JP H0393266 A JPH0393266 A JP H0393266A
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- Japan
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- buried layer
- type
- film
- drain
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 abstract description 27
- 230000015654 memory Effects 0.000 abstract description 14
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
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- 238000009413 insulation Methods 0.000 abstract 1
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にα線によるソフトエ
ラーの発生を防止したメモリセルの構造に関するもので
ある． 〔従来の技術〕 半導体メモリのうち、ＭＯＳ−ＦＥＴを用いたＳＲＡＭ
の高抵抗負荷型メモリセルの回路図を第４図に示す． 第３図に従来技術によるメモリセルの断面構造を示す． Ｐ型半導体基板１の表面にＰ１型埋込層２が形成され、
その上に成長したＮ型エビタキジャル層に形成されたＰ
−ウェル３の表面に、ＬＯＣＯＳ法によりフィールド酸
化膜４が形成されている．ソース−ドレインとなるＮ＋
型拡散層５が形成れ、ゲート酸化膜６を隔ててポリジリ
コンからなるゲート電極７が形成され、眉間絶縁膜８の
開口を通してポリジリコンからなる抵抗素子９が形成さ
れ、表面保護膜１０と平坦化膜１１の開口を通してアル
ミニウム配線１２が形成されている。
ラーの発生を防止したメモリセルの構造に関するもので
ある． 〔従来の技術〕 半導体メモリのうち、ＭＯＳ−ＦＥＴを用いたＳＲＡＭ
の高抵抗負荷型メモリセルの回路図を第４図に示す． 第３図に従来技術によるメモリセルの断面構造を示す． Ｐ型半導体基板１の表面にＰ１型埋込層２が形成され、
その上に成長したＮ型エビタキジャル層に形成されたＰ
−ウェル３の表面に、ＬＯＣＯＳ法によりフィールド酸
化膜４が形成されている．ソース−ドレインとなるＮ＋
型拡散層５が形成れ、ゲート酸化膜６を隔ててポリジリ
コンからなるゲート電極７が形成され、眉間絶縁膜８の
開口を通してポリジリコンからなる抵抗素子９が形成さ
れ、表面保護膜１０と平坦化膜１１の開口を通してアル
ミニウム配線１２が形成されている。
半導体集積回路の高速化、高集積化に伴ない、素子パタ
ーンの微細ｆヒが一段と進み、メモリセルの容量素子が
縮小される傾向がある． このためα線によるソフトエラーの発生が問題になって
いる． α線が入射すると、半導体中を通過している間にエネル
ギーを失いながら電子一正孔対を生成し、その電荷総量
は約０ ．２ ｐ Ｑ （ ｐｉｃｏ ｃｏｕｌｏｍｂ
）に達する． 第４図の回路図において、ノードＮｌ．Ｎ２の容量をＣ
、ノードＮ１、Ｎ２間の電位差をΔＶとし、この積をＱ
ｃｒ＋ｔ＝Ｃ・ΔＶとして臨界電荷量を定義することが
できる． この値が大きいほどα線に強いことになり、ノードに流
入する電荷量が臨界電荷量を越えなければ、メモリセル
は安定に動作することが明らかにされている． しかしながらノード容量が小さいと、Ｑ ｃ ｒ ｌ
ｔ値が小さくなるため、α線により生成した電荷のうち
、ノードに流入する電荷がＱ ｃ ｒ ｌ ｔ値を越え
易くなり、ソフトエラーが発生するという問題があった
． 本発明の目的は、メモリセルのサイズを大きくすること
なく、ノード容量を増加してα線耐量を改善するもので
ある。
ーンの微細ｆヒが一段と進み、メモリセルの容量素子が
縮小される傾向がある． このためα線によるソフトエラーの発生が問題になって
いる． α線が入射すると、半導体中を通過している間にエネル
ギーを失いながら電子一正孔対を生成し、その電荷総量
は約０ ．２ ｐ Ｑ （ ｐｉｃｏ ｃｏｕｌｏｍｂ
）に達する． 第４図の回路図において、ノードＮｌ．Ｎ２の容量をＣ
、ノードＮ１、Ｎ２間の電位差をΔＶとし、この積をＱ
ｃｒ＋ｔ＝Ｃ・ΔＶとして臨界電荷量を定義することが
できる． この値が大きいほどα線に強いことになり、ノードに流
入する電荷量が臨界電荷量を越えなければ、メモリセル
は安定に動作することが明らかにされている． しかしながらノード容量が小さいと、Ｑ ｃ ｒ ｌ
ｔ値が小さくなるため、α線により生成した電荷のうち
、ノードに流入する電荷がＱ ｃ ｒ ｌ ｔ値を越え
易くなり、ソフトエラーが発生するという問題があった
． 本発明の目的は、メモリセルのサイズを大きくすること
なく、ノード容量を増加してα線耐量を改善するもので
ある。
「課題を解決するための手段〕
本発明の半導体メモリは、半導体基板表面に一導電型の
埋込層が形成され、その上に一導電型のウェルが形成さ
れ、前記ウエル内に他の導電型のソースートレインが形
成されたＭＯＳ−ＦＥＴからなるフリップーフロッ１回
路を構成しており、前記ソースおよびドレインのうち少
なくとも一部が前記埋込層と接しているものである。
埋込層が形成され、その上に一導電型のウェルが形成さ
れ、前記ウエル内に他の導電型のソースートレインが形
成されたＭＯＳ−ＦＥＴからなるフリップーフロッ１回
路を構成しており、前記ソースおよびドレインのうち少
なくとも一部が前記埋込層と接しているものである。
本発明の第１の実施例について、第１図を参照して説明
する． Ｐ型半導体基板１の表面にＰ１型埋込層２が形成され、
その上に成長したＮ型エビタキシャル層に形或されたＰ
−ウエル３の表面に、ＬＯＣＯＳ法によりフィールド酸
化膜４が形或されている。
する． Ｐ型半導体基板１の表面にＰ１型埋込層２が形成され、
その上に成長したＮ型エビタキシャル層に形或されたＰ
−ウエル３の表面に、ＬＯＣＯＳ法によりフィールド酸
化膜４が形或されている。
つぎにソース−ドレインとなる深いＮ＋型拡散層５ａが
形成される． ここではＮ＋拡散層５はＰ＋型埋込層７に届いてＰ”−
Ｎ＋接合を構戒している． ゲート酸化膜６を隔ててポリシリコンからなるゲート電
極７が形成され、層間絶縁膜８の開口を通してポリシリ
コンからなる抵抗素子９が形成され、表面保護膜１０と
平坦化膜１ｌの開口を通してアルミニウム配線１２が形
成されている．つぎに本発明の第２の実施例について、
第２図を参照して説明する． ここではメモリセル部のＭＯＳ−ＦＥＴの、ノード容量
に関与するソースあるいはドレインのＮ３型拡散層５ａ
のみを深くして、Ｐ１型埋込層と接合を構戒させ、他の
ノード容量に関与しないソースやドレインのＮ＋型拡散
層５は、周辺回路素子と同一の浅い拡散としている． 〔発明の効果〕 本発明によって、α線によるソフトエラーを防止するの
に充分な容量をメモリセルに深くすることができる． さらに第２の実施例に示ようにノード容量に関与するソ
ースあるいはドレインのみを付加くすることにより、ス
ピードを落さず、面積も増加させずに容量を増加させる
ことができる。
形成される． ここではＮ＋拡散層５はＰ＋型埋込層７に届いてＰ”−
Ｎ＋接合を構戒している． ゲート酸化膜６を隔ててポリシリコンからなるゲート電
極７が形成され、層間絶縁膜８の開口を通してポリシリ
コンからなる抵抗素子９が形成され、表面保護膜１０と
平坦化膜１ｌの開口を通してアルミニウム配線１２が形
成されている．つぎに本発明の第２の実施例について、
第２図を参照して説明する． ここではメモリセル部のＭＯＳ−ＦＥＴの、ノード容量
に関与するソースあるいはドレインのＮ３型拡散層５ａ
のみを深くして、Ｐ１型埋込層と接合を構戒させ、他の
ノード容量に関与しないソースやドレインのＮ＋型拡散
層５は、周辺回路素子と同一の浅い拡散としている． 〔発明の効果〕 本発明によって、α線によるソフトエラーを防止するの
に充分な容量をメモリセルに深くすることができる． さらに第２の実施例に示ようにノード容量に関与するソ
ースあるいはドレインのみを付加くすることにより、ス
ピードを落さず、面積も増加させずに容量を増加させる
ことができる。
すなわちメモリセル部のＭＯＳ−ＦＥＴのソース−ドレ
インのＮ＋型拡散層を深くして、Ｐ＋型埋込層とＰ”−
Ｎ＋接合を楕戊している。
インのＮ＋型拡散層を深くして、Ｐ＋型埋込層とＰ”−
Ｎ＋接合を楕戊している。
Ｐ−ウエルに比べて、Ｐ１型拡散層の濃度は２０倍にも
達する． 傾斜接合と仮定すると、Ｐ−Ｎ接合容量は濃度の３乗根
に比例するので、メモリセル部におけるソースおよびド
レイン部のＮ＋型拡散層の底面の接合容量は約２．７倍
に増加する。
達する． 傾斜接合と仮定すると、Ｐ−Ｎ接合容量は濃度の３乗根
に比例するので、メモリセル部におけるソースおよびド
レイン部のＮ＋型拡散層の底面の接合容量は約２．７倍
に増加する。
また深さ方向に約５倍にＮ＋型拡散層が拡がるので、側
面の接合容量が約５倍に増加する。
面の接合容量が約５倍に増加する。
拡散層底面容量はノード容量の約３０％、拡散層側面容
量はノード容量の約ｌ５％を占めているので、クード容
量全体では約２．１倍の増加を実現できる． すなわちα線の入射により生成された電荷０．２ｐＱの
うち、ノードに流入する電荷は０．０４ｐＱであるが、
従来技術によるメモリセルのノード容量は８ｐｆであり
、ΔＶ＝４．５Ｖであれば、臨界電荷ｆＩＬＱｅｒ＋ｔ
＝ ８ Ｘ １ ０−’Ｘ ４ ． ５ ＝０．０３６
ｐＱとなり、ンフトエラーが起こる．一方本発明によれ
ば、ノード容量が２．１倍の１６．８ｐＦとなり、Ｑｃ
．ｔ＝ １ ６ ． ８ Ｘ １ ０ −’Ｘ ４ ．
５ ＝ ０ ． ０ ７ ５ ６ ｐ Ｑで、ノード
に流入する電荷０．０４ｐＱに比べて充分な余裕があり
、メモリセルを安定に動作させることができる．
量はノード容量の約ｌ５％を占めているので、クード容
量全体では約２．１倍の増加を実現できる． すなわちα線の入射により生成された電荷０．２ｐＱの
うち、ノードに流入する電荷は０．０４ｐＱであるが、
従来技術によるメモリセルのノード容量は８ｐｆであり
、ΔＶ＝４．５Ｖであれば、臨界電荷ｆＩＬＱｅｒ＋ｔ
＝ ８ Ｘ １ ０−’Ｘ ４ ． ５ ＝０．０３６
ｐＱとなり、ンフトエラーが起こる．一方本発明によれ
ば、ノード容量が２．１倍の１６．８ｐＦとなり、Ｑｃ
．ｔ＝ １ ６ ． ８ Ｘ １ ０ −’Ｘ ４ ．
５ ＝ ０ ． ０ ７ ５ ６ ｐ Ｑで、ノード
に流入する電荷０．０４ｐＱに比べて充分な余裕があり
、メモリセルを安定に動作させることができる．
Claims (1)
- 半導体基板表面に一導電型の埋込層が形成され、その上
に一導電型のウェルが形成され、前記ウェル内に他の導
電型のソース−ドレインが形成されたＭＯＳ−ＦＥＴか
らなるフリップ−フロップ回路を構成する半導体メモリ
において、前記ソースおよびドレインのうち少なくとも
一部が前記埋込層と接していることを特徴とする半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230788A JPH0393266A (ja) | 1989-09-05 | 1989-09-05 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230788A JPH0393266A (ja) | 1989-09-05 | 1989-09-05 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393266A true JPH0393266A (ja) | 1991-04-18 |
Family
ID=16913278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230788A Pending JPH0393266A (ja) | 1989-09-05 | 1989-09-05 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0393266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045881B2 (en) * | 2000-11-17 | 2006-05-16 | Infineon Technologies Ag | Electronic component with shielding and method for its production |
-
1989
- 1989-09-05 JP JP1230788A patent/JPH0393266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045881B2 (en) * | 2000-11-17 | 2006-05-16 | Infineon Technologies Ag | Electronic component with shielding and method for its production |
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