JPH0391322A - ジョゼフソン・デジタル・アナログ変換器及びこれを用いたアナログ・デジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデジタル数値を電流値または電圧値で表される
アナログ量に変換するデジタル・アナログ変換器や、逆
にこのデジタル・アナログ変換器を用いてアナログ量を
デジタル数値に変換するアナログ・デジタル変換回路を
構成するに際し、その特性の向上を計るための改良に関
する。

［従来の技術］ 従来からも、ダイオードとかトランジスタ等、いわゆる
半導体素子を利用したものならば、デジタル数値をアナ
ログ量に変換するデジタル・アナログ変換器（Ｄｉｇｉ
ｔａｌ−ｔｏ−八ｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）と
しても、古くから種々のものが提案されている。

ただ、原理的ないしは基本構造的に見ると異なるものは
少なく、代表的にはツェナ・ダイオードその他によって
得た基準電圧と、２の乗数ないし２の乗数分の−で重み
付けした抵抗群、またはＲ，２Ｒタイプの梯子型抵抗群
による抵抗ラダーを用い、そのときどきの入力デジタル
数値に応じ、対応的に選択された組合せの抵抗群を介し
て基準電圧源から得られる電流値を加算し、さらにそれ
を演算増幅器を用いて電圧値に変換すると共に、この演
算増幅器で入出力間のバッファ機能や必要なゲインを得
るような構成となっている。

これに対し、アナログ・デジタル変換器ないし変換回路
（八ｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒ
ｔｅｒ）は、上記のデジタル・アナログ変換器に比すと
原理的にも異なるものが多く、一長一短の所があるが、
その中には回路系内部に上記したデジタル・アナログ変
換器を利用するものがある。

こうしたアナログ・デジタル変換回路についてはその概
略的な構成を第８図に示しているので説明すると、まず
、二つの入力に与えられる電圧値または電流値の大小関
係を判定する比較器３３があり、その−入力には電圧値
または電流値によりその大きさ（量）が表される被変換
アナログ入力信号が印加される。

比較器３３の他入力には、電圧値で比較するか電流値で
比較するかに応じ、電圧値または電流値で表される参照
アナログ信号が与えられるが、この参照アナログ信号は
、印加された被変換アナログ入力信号に対するアナログ
・デジタル変換動作の開始以降、所定の周期で所定の最
小ステップごとにその電圧値または電流値を増して行く
ものとされる。

すなわち、デジタル・カウンタ等を利用し、所定の周期
でｎビット（ｎは１以上の整数）のデジタル数値を例え
ば二進法で“１°′づつインクリメントして行く増分器
３１があり、そのときどきのデジタル数値が先に述べた
デジタル・アナログ変換器３２に入力デジタル数値とし
て与えられているので、このデジタル・アナログ変換器
３２の出力には、所定の周期で所定の最小ステップごと
に電圧値または電流値を増加して行く信号が得られる。

そこで、これが参照アナログ信号として比較器３３に与
えられると、当該比較器３３では、所定の周期で最小ス
テップごとに増加して行くこの参照アナログ信号のその
ときどきの電圧値または電流値と、他入力にあらかじめ
印加されている被変換アナログ入力信号の電圧値または
電流値とＱ７小関係をその都度判断し、その結果、例え
ば参照アナログ信号の方が被変換アナログ入力信号の大
きさを越えると、その時点で比較器３３の出力信号とし
て比較終了信号を発する。

そして、比較器３３からこのような比較終了信号が発せ
られると、増分器３１の出力に得られているそのときの
デジタル数値が、このアナログ・デジタル変換回路３０
で得た被変換アナログ入力信号に対する変換デジタル数
値として、適当なるゲート回路等で構成した変換デジタ
ル数値出力回路３４から出力される。

また、比較器３３から発せられる比較終了信号は、上記
のように、変換デジタル数値出力回路３４のゲートを開
く信号として利用されると同時に、次回印加される新た
なる被変換アナログ入力信号に対しても上記した変換動
作を再度生起させるため、増分器３１を初期状態にリセ
ットするリセット信号としても使われる。

［発明が解決しようとする課題］ 以上のように、デジタル・アナログ変換ｅは、単体での
使用はもとより、アナログ・デジタル変換回路中の一構
成要素として用いられることもあるが、いずれにしろ既
存の抵抗ラダー利用型のデジタル・アナログ変換器に関
し、本発明者において最も問題と考えたのは、その精度
が現実的な理由によって高く取り難いということである
。

例えば、この種の抵抗ラダーを使用するタイプでは、理
論的に証明されているように、最上位ビットに相当する
抵抗に最も高い精度が要求され、ビット数が増えるほど
、その要求精度は自乗的に高くなる。重み付は抵抗タイ
プでは、たかたか８ビツトのものでも、その最上位ビッ
ト用の抵抗器には精度０．２％級のものを要する。

もっとも、生産性を犠牲にし、手間をいとわなければ、
レーザ・トリミングその他、公知のトリミング装置によ
り、個々の抵抗器の実際の抵抗値をかなりな精度で追い
込むこと自体は、それ程に難しいことではない。しかし
、必要な抵抗器が、二個ならともかく、この種のデジタ
１）し・アナログ変換器では極めて多くの抵抗器を要し
、のみならず、そのときどきのデジタル数値に対応して
選択された複数個の抵抗器の全ての誤差が累積されるの
で、例え−個一個の抵抗器を現在得られる最高の精度で
トリミングしたとしても、総合的なデジタル・アナログ
変換誤差は余り小さくならないし、加つるに、全ての抵
抗器に対して十分な温度補償をしなければ、高精度トリ
ミングの意味はなくなってしまう。

さらに、抵抗ラダーに印加される基準電圧自体も不安定
であり、誤差を生じ易い。例えばツェナ電圧を基準電圧
として利用する場合には、各製品ごとに固体差が出るの
で、複雑かつ高精度な帰還回路（結局は高精度定電圧回
路）を要するし、方ではこれにもかなり大きな温度依存
性があるので、その補償をも考えねばならない。

また、精度の問題のみならず、この種のデジタル・アナ
ログ変換器中に用いられている能動素子が半導体素子で
ある限り、その速度自体にも限界がある。例えばコンピ
ュータ・ハード・ウェア技術では、ごく近い将来でさえ
、メモリ回路その他、周辺回路の集積密度は飛躍的に高
め得ることが予想されており、したがって、これらと共
に組込まれて動作するデジタル・アナログ変換器として
は、それ自体、相当に高速な動作が可能でなければなら
ない。

もちろん、このような従来のデジタル・アナログ変換器
の持つ各欠点は、既述したように当該デジタル・アナロ
グ変換器を利用して構成するアナログ・デジタル変換回
路の性能にも波及する。その特性は、上記したデジタル
・アナログ変換器自体の持つ特性が支配的になるからで
ある。

本発明はこのような現状に鑑みて成されたもので、上述
した従来例の持つ欠点を解消するか、少なくとも大いに
緩和し得る新たなる原理に従ったデジタル・アナログ変
換器を提供し、したがってまた、このようなデジタル・
アナログ変換器を用いたアナログ・デジタル変換回路の
特性をも向上せんとするものである。

１ ［課題を解決するための手段］ 本発明は、入力デジタル数値を対応したアナログ量に変
換するデジタル・アナログ変換器において、上記した目
的を達成するため、 ■それぞれ電圧状態に遷移するとその両端に一定のギャ
ップ電圧を生ずるジョゼフソン・スイッチング・ゲート
を複数個、直列に接続して成るゲート・アレイ回路と； ■当該ゲート・アレイ回路中の複数個のジョゼフソン・
スイッチング・ゲートの中、入力デジタル数値の個々に
対応してあらかしめ定められている個数のジョゼフソン
・スイッチング・ゲートに制御電流を供給し、それらを
電圧状態に遷移させる制御電流供給用デコーダ回路と；
を有する超電導回路系のデジタル・アナログ変換器、す
なわちジョゼフソン・デジタル・アナログ変換器を提案
する。

その上で、本発明はさらに、制御電流供給用デコーダ回
路が、制御電流の供給線路中に直列に挿入され、制御電
流によって電圧状態に遷移する制御　２ 御電流パルス化用のジョゼフソン・スイッチング・ゲー
トを有する構成も提案し、また、変換したアナログ量の
出力側に関しても、ゲート・アレイ回路の両端に抵抗と
出力用ジョゼフソン・スイッチング・ゲートの直列回路
を並列に設ける構成も提示する。

一方で、まずは上記のように単体として構成されたジョ
ゼフソン・デジタル・アナログ変換器を、本発明では逐
次比較型のアナログ・デジタル変換回路の一構成要素と
しても利用するべく、次のような構成を提案する。

すなわち、比較器の第一入力に入力アナログ量を、第二
入力には参照アナログ量を与えると共に、参照アナログ
量は、デジタル・アナログ変換器の入力に与える入力デ
ジタル数値を所定の周期で増分して行くに伴い、当該デ
ジタル・アナログ変換器の出力に表れるそのときどきの
アナログ量として得、上記の入力アナログ量と所定の周
期で変化して行く参照アナログ量とを逐次、比較器にて
比較しながら、両者に特定の関係が生まれて比較器出力
に反転が生じたときのデジタル・アナログ変換器への入
力デジタル数値に基づいて、当該比較器の第一入力に与
えられている入力アナログ量の変換デジタル数値を得る
アナログ・デジタル変換回路として、上記デジタル・ア
ナログ変換器を既述した本発明のジョゼフソン・デジタ
ル・アナログ変換器で構成することを提案する。

この場合、比較器の第二入力に与えるべき参照アナログ
量は、当該ジョゼフソン・デジタル・アナログ変換器へ
のそのときどきの入力デジタル数値に対応してそのゲー
ト・アレイ回路の両端に表れるそのときどきの変換アナ
ログ電圧に基づいて得られるものとなる。

また、本発明は、上記したアナログ・デジタル変換回路
において採用する比較器をもジョセフソン素子を用いた
超電導回路とする構成を開示する。

すなわち、素子電流と制御電流との相乗効果で電圧状態
に遷移できる少なくとも一つのジョゼフソン・スイッチ
ング・ゲートで比較器を構成し、上記した参照アナログ
量は、この比較器用ジョゼフソン・スイッチング・ゲー
トの素子電流、制御電流の中、いずれか一方の電流とす
ると共に、入力アナログ量は、素子電流、制御電流の中
の上記方に対する他方とする。

［作　　用コ 本発明のジョゼフソン・デジタル・アナログ変換器によ
ると、変換されるアナログ電圧の最小分解能ないし最小
電圧ステップは、ゲート・アレイ回路を構成しているジ
ョゼフソン・スイッチング・ゲートが一つだけ、零電圧
状態から電圧状態に遷移した際に単独で発生する電圧に
よって決定され、しかもこの最小電圧ステップは、ゲー
トの幾何的寸法によらず、製品間個体差のない、極めて
高い精度を誇るものとなる。これは次のような説明から
理解される。

今、簡単のため、Ｌを２以上の整数として全部でＬ個の
ジョゼフソン・スイッチング・ゲートにより、本発明の
趣旨に従い、それらが直列になったゲート・アレイ回路
を構成するに際して、その５ 各々が、ジョゼフソン・スイッチング・ゲートとして最
も基本的な単位のジョゼフソン接合（ジョゼフソン単接
合とも呼ぶ）を有するものである場合を考えてみる。

単位のジョゼフソン接合は、周知のように、基本的構造
としては一対の超電導電極間にトンネル絶縁膜を挟み込
んだ極めて簡単なもので、当該−対の電極間に流す電流
（素子電流）だけでも、それを臨界電流値以上の大きさ
にすると、当該接合はそれまでの零電圧状態から一対の
超電導電極間に電位差を生ずる電圧状態に遷移する。そ
して旦、電圧状態に遷移すると、素子電流をほとんど零
にまで低下させない限り、当該接合はほぼ一定の電圧状
態を維持し、いわゆるラッチング・モードでの動作とな
ってヒステリシスを持つ。

これに対し、素子電流線路の外に、例えば当該ジョゼフ
ソン単接合に磁気誘導結合する制御電流線路か、または
当該接合の一端、すなわち一方の超電導電極に直接にオ
ーミック接触する制御電流線路を設け、素子電流を臨界
電流値以下の所定の６ 電流値にバイアスした状態で、制御電流線路にある程度
以上の大きさの電流を所定の極性で流すことによっても
、それら素子電流（バイアス電流）と制御電流との相乗
効果により、こうしたジョゼフソン接合を電圧状態に遷
移させることができる。

そこで、このように単位のジョゼフソン接合と木の制御
電流線路による極めて簡単な回路構造であっても、それ
で最も基本的なジョゼフソン・スイッチング・ゲートを
構成することかでき、しかも、このジョゼフソン接合が
電圧状態に遷移したときにその一対の超電導電極間に表
れる電位差は、これもギャップ電圧ｖ１と呼ばれて周知
のように、素子の幾何的寸法等には一切依らず、電極に
使用している物質に固有の値として一義的に決定され、
極めて高精度のものとなる。実際上もこれがため、こう
したギャップ電圧Ｖ□は、すでに電圧標準として有効に
使用されている程である。

したがって、本発明に従ってゲート・アレイ回路中に備
える複数のジョゼフソン・スイッチング・ゲートの個々
にこのようなジョゼフソン接合を用いると、入力デジタ
ル数値が“１°°づつインクリメントして行くたびに、
当該ゲート・アレイ回路中の全個数りに対し、一つづつ
電圧状態に遷移させるジョゼフソン接合の数Ｋ（１≦に
≦Ｌ）を増すことで、ケート・アレイ回路の両端にはＶ
、　　２Ｖ、、　３Ｖ、、　４Ｖ、、　・・・・・・・
・、　ＬＶ、というように、最小電圧ステップをＶ、と
するアナログ電圧に−Ｖ、が得られる。

そこで当然、ゲート・アレイ回路を構成している全部で
Ｌ個のジョゼフソン接合の中、−数的に言ってｍ進法（
ｍ≧２）でｎビット（ｎ≧１）の入力デジタル数値の個
々の値に応じ、あらかじめ幾つの数にのジョゼフソン接
合を電圧状態にスイッチングさせるか、つまりは制御電
流線路と各ジョゼフソン接合とが磁気誘導結合している
場合には幾つの制御電流線路に制御電流を流すか、また
、制御電流線路が複数のジョゼフソン・スイッチング・
ゲートの直列回路のゲート間及び一端に対して直接電流
注入の関係になっているときにはどの制御電流線路に制
御電流を流すかを定めて置き、制御電流供給用デコーダ
回路により、実際にそのときどきに与えられる入力デジ
タル数値に応じて上記の関係を満たすように制御電流を
供給させれば、印加され得る全ての入力デジタル数値に
応じ、これを弁別的に表す変換アナログ電圧をゲート・
アレイ回路両端に得ることができる。

なお、上記のように、そのときどきの入力デジタル数値
に応じて対応する本数の選択された制御電流線路に実際
に制御電流を供給したり、あるいはどれか−木の制御電
流線路を選択してこれに制御電流を流すという、デコー
ド作業と制御電流供給作業をなす制御電流供給用デコー
ダ回路の具体的な内部構成自体は、既存の半導体系の論
理回路を始め、超電導回路系においても既に種々の論理
ゲート類が提供されているジョセフソン論理回路の応用
問題として、当業者であれば必要なものを任意設計的に
簡単に組むことができる。

以上、まずは本発明によって構成される最も基本的な構
成のジョゼフソン・デジタル・アナログ９ 変換器が果たす作用につき述べたが、明らかなように、
このようなジョゼフソン・デジタル・アナログ変換器で
は、従来の抵抗ラダー利用型のそれに比し、原理的にデ
ジタル・アナログ変換誤差は極めて小さくなる。既述の
ように、最小電圧ステップそのものがジョゼフソン接合
のギヤツブ電圧Ｖヨにより決定されるからであり、言っ
てみるなら、本発明のジョゼフソン・デジタル・アナロ
グ変換器は、そのゲート・アレイ回路の内部に、あらか
じめ極めて安定な基準電圧（ｖ３）を組込んだものとな
る。従来例のように、不安定な外部基準電圧源を用いる
必要は全くない。

また、動作環境も必然的に極低温下であって温度的にも
極めて安定しているため、温度補償等は原理的にも不要
である。熱擾乱雑音も全く問題とならないし、基本的な
構造部分にはトリミング等も必要ない。トリよングを要
さないということは生産性を飛躍的に高め得る元となる
。

しかるに、上記においてはゲート・アレイ回路中に用い
るジョゼフソン・スイッチング・ゲート０ として、理解のため、最も基本的な単位のジョゼフソン
接合を例に挙げたが、後述の本発明実施例の項中にても
述べられているように、実際には単位のジョゼフソン接
合を複数個利用した電流注入型のジョゼフソン・スイッ
チング・ゲートや、スキッド型のジョゼフソン・スイッ
チング・ゲートであって良く、むしろ実際には動作余裕
等の観点から、こうしたゲート構成を採用した方が望ま
しいことも多い。特に電流注入型のジョゼフソン・スイ
ッチング・ゲートの中には、本出願人が開発し、すでに
周知となっている四接合閉ループ電流注入型、いわゆる
４’Ｊ　Ｌ型のスイッチング・ゲート等もあり、便利に
使うことができる。

もちろん、いずれのジョゼフソン・スイッチング・ゲー
トを用いようとも、既述のジョゼフソン単接合を例に採
っての説明はほぼそのまま適用でき、しかも、ＪＪＬ型
やスキッド・タイプのジョゼフソン・スイッチング・ゲ
ートであっても、負荷抵抗の取り方の如何によって、そ
の両端には電圧状態遷移時にジョゼフソン単接合のギャ
ップ電圧Ｖ、に等しい一定電圧Ｖ□を得ることもできる
し、逆に、当該ゲート内に含まれている直列ジョゼフソ
ン接合の数と負荷抵抗の値に応じ、その整数倍の一定電
圧を得ることもできる。

さらに、ゲート・アレイ回路の両端に得られるアナログ
電圧を、例えば上側抵抗Ｒ１、下側抵抗Ｒ２より成る簡
単なポテンショ・メータ等により、分圧して出力しても
良く、こうすれば当該ポテンショ・メータの分圧比：　
Ｒ２／　（Ｒ１＋Ｒ２）に従い、最小電圧ステップｖ５
は１より小さい当該分圧比倍に任意に小さくすることが
できる。

ただこのようにすると、当該ポテンショ・メータ構成抵
抗の精度が気になるかも知れないが、従来例のように、
抵抗そのものがデジタル・アナログ変換器の基本構造の
一部をなす結果、その変換精度に本質的に影響し、しか
も入力デジタル数値の如何によって累積される複数の抵
抗の誤差自体も変わってしまうのとは異なり、上記の分
圧比は入力してくるデジタル数値の値の如何にかかわら
ず常に一定であるから、当初、トリミングを正確にして
置けば、以降、誤差そのものが変動することはない。抵
抗の数も最小限二本で良いので、トリミングをするにし
てもその手間は僅かで済む。温度補償も超電導環境下、
すなわち極低温下で使用となるので不要である。

ところで、本発明ではまた、上記の基本構成と組合せて
使用すると望ましい構成として、制御電流供給用デコー
ダ回路が当該制御電流の供給線路中に直列に挿入された
制御電流パルス化用のジョゼフソン・スイッチング・ゲ
ートを持つ・構成も開示している。

例えばここに用いるジョゼフソン・スイッチング・ゲー
トとして、構造的にも最も簡単なジョゼフソン単接合を
選んだ場合を考えて見ると、先に述べたように、当該ジ
ョゼフソン単接合にこの接合の臨界電流値を越える値の
素子電流を流せば、別途に制御電流を用いずとも、当該
接合は電圧状態に遷移する。むしろ、これはジョゼフソ
ン接合の持つ本質的、原理的な機能である。

そこで、制御電流供給用デコーダ回路が発する３ 制御電流の供給線路中にこうしたスイッチング素子を直
列に挿入すると、制御電流の犬きざを適当に設定するこ
とで、ゲート・アレイ回路中に設けられているジョゼフ
ソン・スイッチング・ゲートの方から見れば、ワンショ
ット・パルス化された制御電流を得ることができる。

つまり、制御電流供給用デコーダ回路が制御電流を流し
始めると、当該制御電流は零から定常状態における所定
の電流値にまで増加して行くが、その過渡期において直
列に挿入されたジョゼフソン接合の臨界電流値を越える
ようにしておけば、制御電流が流れ始めてから当該ジョ
ゼフソン接合の臨界電流値を越えるまでに至る時間の間
にのみ、パルス幅が限定された制御電流を得ることがで
き、そうした時間はかなり短いので、言わばワンショッ
ト・パルス化された制御電流となり、こうしたパルス状
の制御電流で、そのときどきで電圧状態に遷移させるべ
きゲート・アレイ回路中のジョゼフソン・スイッチング
・ゲートを駆動することができる。

　４ このようにして、制御電流がワンショット・パルス化さ
れると、その立ち下がり後にあっては、制御電流供給用
デコーダ回路の発する制御電流に例え如何なる変動があ
っても、これがゲート・アレイ回路中のジョゼフソン・
スイッチング・ゲートに影響を及ぼすことは完全になく
なり、ひいては出力アナログ量にも変動分を表さないで
済むようになる。

したがって、この構成は、後の実施例中からも理解され
るように、各制御電流がゲート・アレイ回路中のジョゼ
フソン・スイッチング・ゲートの直列回路を流れる素子
電流に対し、直接かつ重畳的に注入される関係で当該制
御電流の供給線路が接続している場合に特に有効であり
、制御電流を入力側、変換アナログ量を出力側とすると
、入出力分離機能を採ることができ、入出力間クロスト
ークを排除することができる。

方ではまた、本発明によると、直列ゲート・アレイ回路
の出力についても望ましい構成が開示されている。

すなわち、ゲート・アレイ回路の両端にも抵抗と出力用
ジョゼフソン・スイッチング・ゲートとの直列回路が並
列に接続されているので、当該出力用ジョゼフソン・ス
イッチング・ゲートには、ゲート・アレイ回路中にてそ
のときどきで選択された数のジョゼフソン・スイッチン
グ・ゲートが電圧状態に遷移した後の所定のタイミング
で始めて、タイミング電流という名の制御電流を供給し
、これを電圧状態に遷移させることができる。

換言すれば、当該出力用ジョゼフソン・スイッチング・
ゲートの両端から本ジョゼフソン・デジタル・アナログ
変換器の出力を取出すようにした上で、ゲート・アレイ
回路中においてそのときどきで選択された数のジョゼフ
ソン・スイッチング・ゲートが電圧状態に遷移して行く
過渡時には、出力用ジョゼフソン・スイッチング・ゲー
トに対し、未だタイミング電流を供給しないことでこの
出力用ジョゼフソン・スイッチング・ゲートを零電圧状
態に保ち、これにより出力端子間を実質的に短絡した状
態に維持して、当該出力端子間に接続された外部負荷回
路に対し、スイッチング動作過渡期に伴う出力変動を与
えないよりにすることができる。

もちろん、すてに明らかなように、この出力用ジョゼフ
ソン・スイッチング・ゲートについても、ジョゼフソン
単接合はもとより、種々既存ものものを用いることがで
きる。それらの制御電流を本発明で言うタイくング電流
として考えれば良い。前に述べた制御電流パルス化用の
ジョゼフソン・スイッチング・ゲートについてもしかり
であり、上記の説明で用いたジョゼフソン単接合の外、
４ＪＬ型その他、各種既存のジョゼフソン・スイッチン
グ・ゲートを用いることができる。その場合、単体のス
イッチング・ゲートとしては例え制御電流端子付きのス
イッチング・ゲートであっても、その素子電流線路を本
発明で言う制御電流供給用デコーダ回路からの制御電流
供給線路とするべく、当該制御電流供給線路中にそれら
ゲートの素子電流線路を直列に挿入すれは、既述したジ
ョゼフソン単接合の場合と同種の作用を期７ 待することができる。

以上、本発明により構成されるジョゼフソン・デジタル
・アナログ変換器の作用について説明したが、本発明で
はまた、このようなジョゼフソン・デジタル・アナログ
変換器を逐次比較型のアナログ・デジタル変換回路の重
要な一構成要素としても利用する構成を開示している。

回路内部にデジタル・アナログ変換器を採用することで
アナログ・デジタル変換をする回路構成自体は、すてに
第８図示の従来例に即して述べた通り周知であるが、こ
のようなデジタル・アナログ変換器利用型のアナログ・
デジタル変換回路にあって、当該デジタル・アナログ変
換器に上記してきた本発明のジョゼフソン・デジタル・
アナログ変換器を使用すると、当然、この種のアナログ
・デジタル変換回路の変換精度は大いに向上する。

すなわち、この種のタイプのアナログ・デジタル変換回
路では、デジタル数値を所定の周期でｍ進法の数を一般
に１′°づつ増分させて行くこと　８ で、この増分して行くデジタル数値をデジタル・アナロ
グ変換器に与え、その出力に得ら井・るアナログ量を参
照アナログ量として同様に周期的に所定の最小ステップ
で増加させて行きながら、この参照アナログ量と現に与
えられている被変換アナログ量とを比較器にてその都度
比較し、その大小関係が始めて逆転するか、両者の大き
さが特定の関係になった時点での比較器出力の反転によ
り、そのときの参照アナログ量を与えているデジタル・
アナログ変換器への入力デジタル数値に基づいて変換デ
ジタル数値を得ているので、参照アナログ量の最小ステ
ップの精度が全体としてのアナログ・デジタル変換精度
を決定する。したがってここに、既述した本発明による
ジョゼフソン・デジタル・アナログ変換器を採用すれば
、当然のことながら、与えられる入力デジタル数値に対
し、実使用下でさえ極めて高い精度を保証した参照アナ
ログ量が得られるため、結局は全体としてのアナログ・
デジタル変換精度を飛躍的に向上させることができる。

本発明によると、このようなアナログ・デジタル変換回
路に要する比較器にも、極めて簡単な構成で済むジョゼ
フソン・スイッチング・ゲートを利用する構成も開示さ
れている。

素子電流を流した状態で制御電流を与えることにより、
それまての零電圧状態から電圧状態に遷移し得る単位の
ジョゼフソン接合や、あるいは既述したＪＪＬ型とかス
キッド型のジョゼフソン・スイッチング・ゲートを用い
、当該素子電流を参照電流、制御電流を被変換対象のア
ナログ電流とするか、あるいはその逆にすると、参照ア
ナログ電流自体は所定の周期、所定の最小電流ステップ
で本発明により構成されているジョゼフソン・デジタル
・アナログ変換器の出力として得られるので、現に制御
電流として与えられる被変換アナログ電流の大きさに応
じ、これが大きくなればなる程、小さな参照アナログ電
流にて当該ジョゼフソン・スイッチング・ゲートが電圧
状態に遷移する。

そこで、このジョセフソン比較器の出力が例えばそれま
での零電圧状態から電圧状態に遷移したときのデジタル
・アナログ変換器への入力デジタル数値の補数を採れば
、被変換アナログ電流の大きさに応してそれが大きくな
る程にデジタル数値も大きくなる通常の関係で、対応す
るデジタル数値を得ることができる。明らかなように、
この場合にも、比較器の出力に反転が生じたとき、つま
り二値的な状態（例えば零電圧状態と電圧状態）の一方
から他方への遷移が生じたときのデジタル・アナログ変
換器への入力デジタル数値に基づき、被変換アナログ量
に対応するデジタル数値が得られていることに変わりは
ない。

同様に、比較器出力に反転が生じたときの入力デジタル
数値に基づいて変換結果としての出力デジタル数値を得
るにも、上記のように入力デジタル数値の補数を採る作
業に代え、入力デジタル数値の増分器に負方向への増分
を行なうもの、つまりディクリメント・タイプのものを
用い、かつ、制御電流供給用デコーダ回路として、大き
なデジタル数値から小さなデジタル数値に向かって入力
１ デジタル数値が変動するに伴い、ゲート・アレイ回路中
の電圧状態に遷移させるジョゼフソン・スイッチング・
ゲートの数を増して行くようなデコード関係を満たす論
理回路を組めば（そのこと自体は公知技術に従い、当業
者に極めて容易なことは既述の通り）、比較器の出力に
反転が生じたときのおける増分器の出力デジタル数値を
直接に利用して被変換アナログ量に対応したデジタル数
値を得ることができる。

［実　施　例］ 第１図には本発明に従って構成されたジョゼフソン・デ
ジタル・アナログ変換器ｌＯの一実施例がボされている
。

本発明では、やがて理解されるように、一般にｍ進法ｎ
ビットを対象とし得るが、この実施例では理解のため、
ｍ＝２　、ｎ＝２に選んだ場合、つまり二進法２ビツト
の入力デジタル数値”ｓ、ｓ。”を対応するアナログ量
に変換するための簡単な構成例が示されている。

したがって、下位の桁の数Ｓ。も上位の桁の数ｓ１２ も、当然、Ｏ°“か１°゛を採るが、ここではまた、正
論理の一例として、二進法の数な１いし論理“Ｏ“°は
電流が流れていない状態、１“°は電流が流れている状
態に対応させる。

まず、本発明ジョゼフソン・デジタル・アナログ変換器
１０の静的な構成から説明すると、ジョゼフソン・スイ
ッチング・ゲートの最も簡単な場合として、ジョゼフソ
ン単接合から成る四つのジョゼフソン・スイッチング・
ゲートＪ、　；　Ｊ２．　Ｊ３．　Ｊ４があり、これら
は直列になってゲート・アレイ回路１１を構成している
。

ゲート・アレイ回路１１の両端は図示されていないバイ
アス電流源に接続され、その一端側から他端側（図示接
地側）に向け、各ジョゼフソン・スイッチング・ゲート
Ｊ１〜Ｊ４の臨界電流値以下で適当な値に設定されたバ
イアス電流ＩＢが素子電流として供給される。

方、この第一の実施例の場合、各ジョゼフソン・スイッ
チング・ゲートＪ１〜Ｊ４には、それぞれ専用の制御電
流供給線路が磁気誘導結合しておリ、これらには、制御
電流供給用デコーダ回路１２から選択的に制御電流Ｉ＋
　、　１２　、　Ｉ３．　Ｉ４が供給される。

しかるに、すでに述べたが、この種のジョゼフソン接合
Ｊ１〜Ｊ４に対し、それ自体では臨界電流値を越える大
きさになく、したがって各接合Ｊ、−Ｊ４を零電圧状態
に留め得る範囲内で適当な大きさの素子電流（バイアス
電流）ＩＢを流した状態で、制御電流供給用デコーダ回
路１２から選択された制御電流線路にのみ、制御電流１
１　（ｉ−１，２，３，４）を与えると、この制御電流
りの与えられたジョゼフソン接合Ｊ＋　（ｉ−１，２，
３，４）は、あらかじめ与えられている上記のバイアス
電流Ｉａとの相乗効果により、電圧状態に遷移すること
ができる。

そして、−旦、電圧状態に遷移すると、一般社ギャップ
電圧ｖ１と呼ばれる電圧が当該各接合ごとにその両端に
発生し、このギャップ電圧ｖ５は、それら接合の幾何的
寸法その他の要因には一切依らず、専ら接合形成用の一
対の超電導電極に用いられている材料の如何によって一
義的に決定され、電圧標準に使用される程に極めて安定
なものとなる。

このような事実を踏まえた上で、本発明のこの実施例で
は、二進法２ビツトの全部で四種のデジタル数値の各々
に対応してあらかじめ定められている関係で、電圧状態
に遷移させるべきジョゼフソン接合に制御電流を与える
べく、当該入力デジタル数値を制御電流の組合せ関係に
デコードする制御電流供給用デコーダ回路１２が設けら
れており、これは例えば、第５図に示したような各種論
理ゲートの組合せで満たすことができる。

用いる論理ゲートとしては、半導体系のものであっても
良いが、本発明で折角、デジタル・アナログ変換の木質
的な構造部分に高速動作が可能で精度の高いジョゼフソ
ン・スイッチング・ゲートを利用しているのであるから
、この論理ゲートにもジョゼフソン・スイッチング・ゲ
ートを利用した方が明らかに望ましく、また現に、すで
に本出願人を始め、種々の研究者により、半導体系論理
回路で要求されると全く同様の種類、機能の論理５ ゲートはほぼ全て、ジョゼフソン論理ゲートとしても提
供され、周知となっているので１、必要な論理回路の構
築に困難はない。

ただ、一般にこの種のジョゼフソン論理ゲートの常とし
て、ラッチング・モードでの動作であることや、本実施
例の回路には非同期型の方が望ましいことを考え合せて
、第５図示の制御電流供給用デコーダ回路１２を構成す
る論理回路では、２ビット各桁の入力信号Ｓ、　、　Ｓ
ｏに対し、それらの補数をも利用した、いわゆるデュア
ル・ライン構成となっている。

具体的に述べると、各桁の入力信号ｓ、　、　Ｓ、とそ
れらの補数Ｓｒ　、　Ｓｏの全てのオア論理を採る四入
力オア・ゲートがあり、この出力は第１図示のゲート・
アレイ回路ｌｌ中、最も接地側に近い位置に設けられて
いるジョゼフソン・スイッチング・ゲートＪ４の制御電
流線路に選択的に制御電流工、を与えるものとなってい
る。

ゲート・アレイ回路ｌｌ中、その直ぐ上のジョゼフソン
・スイッチング・ゲートＪ３に関しては、各６ 桁の入力信号ｓ、　、　Ｓｏのオア論理を採るオア・ゲ
ートの出力から選択的に制御電流Ｉ３が供給されるよう
になっている。

さらにその上のジョゼフソン・スイッチング・ゲートＪ
２については、上位−桁の入力信号Ｓ１にのみ、その両
入力を接続するようにして設けられ、したがって実質的
には単なる通過ゲートとして働くオア・ゲートの出力か
ら選択的に制御電流■２が供給されるようになっている
。

そして、ゲート・アレイ回路ｌｌ中、最も上に位置する
ジョゼフソン・スイッチング・ゲートＪ、の制御電流供
給線路は、各桁の入力信号Ｓ、　、　Ｓｏのアンド論理
を採るアンド・ゲートの出力に接続し、当該アンド・ゲ
ートから選択的に制御電流■１を受けるようになってい
る。

このようなデコード関係であると、二進数で２ビツトの
数値Ｓ、　、　Ｓｏが取り得る全部で四つの状態”ｏｏ
°’、”Ｏｆ″　、　　”１０”　　、　　”１１　”
　と、このようなデジタル数値１ｔｓ、ｓ。”を受けた
制御電流供給用デコーダ回路１２からの各出力電流Ｔ、
〜Ｉ４の発生する組合せの状態、及びそれら各組合せで
制御電流を受けたゲート・アレイ回路１１の応−答結果
、すなわち当該ゲート・アレイ回路１１の両端に接続さ
れている負荷抵抗Ｒ８の両端に表れる出力電圧Ｖ。の三
者の関係は、下記第１表に示されるようになる。

第　　１　　表 すなわち、入力デジタル数値が″“ｏｏ”の場合（つま
りはＳ＋＝　ｏ　、　５ｏ＝　Ｏ）　、第５図示の制御
電流供給用デコーダ回路１２中にあってその出力が論理
“１′°となるのは、それら二つの入力電流信号Ｓ、　
、　Ｓ、とそれらの補数”Ｉ　＋　”Ｏのオアも採り、
図中で最も下に示されている四人カオア・ゲートのみで
あるから、このゲートから制御電流Ｉ４のみが発生し、
第１図中のジョゼフソン接合の直列回路から成るゲート
・アレイ回路ｌｌ中、図中で最も接地側に近く示されて
いるジョゼフソン接合Ｊ４のみが、あらかじめ供給され
ているバイアス電流１．とこの制御電流Ｉ４との相乗効
果によって電圧状態に遷移し、残り三つのジョゼフソン
接合Ｊ＋　、　Ｉ２　、　Ｉ３は以前のまま、零電圧状
態を保つ。

その結果、ゲート・アレイ回路１１に並列に接続されて
いる負荷抵抗Ｒ６の両端に表れる電圧Ｖ。は、電圧状態
に遷移したジョゼフソン接合Ｊ４が発生ずる単位のギャ
ップ電圧Ｖ、どなる。

次に、入力デジタル数値が二進法で１°°だけイクリメ
ントした値の’０１”　として与えられたときには、下
位−桁を示す電流信号Ｓｏのみが論理“１°°となって
流れるので、この信号ＳＯを受けている第５図中で下二
つのオア・ゲートがその出力に出力電流ｒ４．■、、を
生ずる。

その結果、第１図中で下から二つ目までのジョゼフソン
接合Ｊ４．　Ｊｓが電圧状態に遷移し、残り二９ つのジョゼフソン接合Ｊ２．　Ｊ、は零電圧状態に留ま
るので、負荷抵抗Ｒ８の両端に表れるアナログ電圧Ｖ、
は、二つ分のギャップ電圧Ｖ、を直列に加算した値とし
て、２Ｖ、となる。

入力デジタル数値”ｓ、ｓ。”がさらに“Ｎｏ”であれ
ば、第５図中で下から三番目までの全部で三つのオア・
ゲートが共に電流信号Ｓ１を受けているので、それらの
出力は共に論理“１゛°となり、したがって制御電流供
給用デコーダ回路１２からは制御電流１４　、　Ｉ３　
、　Ｉ２が発生する。

その結果、第１図中のゲート・アレイ回路ｌｌ中、接地
側から数えて三つ目までのジョゼフソン接合Ｊ４．　Ｉ
３．　Ｉ２が電圧状態に遷移し、ジョゼフソン接合Ｊ１
のみが零電圧状態に留まる。

当然、このときの負荷抵抗Ｒ８の両端電圧Ｖ０は、三つ
のジョゼフソン接合Ｊａ　、　Ｉ３　、　Ｉ２がそれぞ
れに発生するギャップ電圧ｖ１の加算結果として、３Ｖ
。

となる。

最後に、各桁の入力電流信号Ｓ、　、　Ｓｏが共に論理
°°１°゛であった場合には、入力電流信号Ｓ、を受け
　０ ている三つのオア・ゲートのみならず、それら両電流信
号Ｓ＋　、　Ｓｏのアンド論理を採るアンド・ゲートに
てもその出力が論理“１°゛となる。

この場合には結局、第５図示のデコーダ回路１２からは
発生可能な全ての制御電流Ｉ＋　、　Ｉ２　、　Ｉ３　
、　Ｉ、１が生ずるから、第１図中のゲート・アレイ回
路１１中の四つのジョゼフソン・スイッチング・ゲート
Ｊ＋　、Ｉ２　、　Ｉ３．　Ｉ４も、全て電圧状態に遷
移し、負荷抵抗Ｒ８の両端に表れるアナログ電圧Ｖ。は
４Ｖ、となる。

このようにして、本ジョゼフソン・デジタル・アナログ
変換器１０によると、出力の最小電圧分解能がジョゼフ
ソン接合のギャップ電圧Ｖ□により規定され、入力デジ
タル数値のそのときどきの値に応じ、その整数に倍の電
圧値に−Ｖ、を負荷抵抗Ｒ８の両端に変換アナログ出力
電圧ｖｏとして得られることが分かる。繰返すが、この
アナログ電圧Ｖ。の精度は極めて高い。ジョゼフソン接
合のギャップ電圧ｖ１により規定されているからで、結
局は本ジョゼフソン・デジタル・アナログ変換器１０は
超高精度な基準電圧をビルト・インしていると言って良
い。

第１図中にあって実線で示されている負荷抵抗Ｒ，を仮
想線で示すように変更し、図示していないが本ジョゼフ
ソン・デジタル・アナログ変換器１０の変換アナログ量
を利用する外部回路にこの負荷抵抗Ｒ８を直列に介して
送出するようにすると、上記において電圧値Ｖ。によっ
て表されていた変換アナログ量は、熱論、電流値Ｉ。と
して当該外部回路に送給することができる。したがって
、外部負荷回路が電圧駆動型であっても電流駆動型であ
っても、共に本ジョゼフソン・デジタル・アナログ変換
器の出力を有効に利用することができる。

また、第２図に示されているように、負荷抵抗Ｒ，を上
側抵抗Ｒ１、下側抵抗Ｒ２から成る簡単なポテンショ・
メータで構成し、両抵抗Ｒ＋　、　Ｒ２間から出力を取
出せば、その分圧比：　Ｒ２／　（Ｒ＋＋Ｒ２）に従い
、最小電圧分解能Ｖ、を１より小さい任意の値に設定す
ることができる。下側抵抗Ｒ２は、もちろん、外部負荷
回路の入力インピーダンスであっても良い。

第２図中における他の部分は、これまセ説明してきた第
１図示の構成と全く同様であるので、再度の説明は省略
するが、上記のようにポテンショ・メータを使用して出
力電圧の最小分解能を小さく設定するに際し、回路量個
体差をなくすため、用いている抵抗Ｒ＋　、　Ｒ２にト
リミングを要するにしても、その数はたかだか二本であ
り、また、木質的なデジタル・アナログ変換部分におけ
る動作には関与せず、入力デジタル数値が如何なる値で
あってもこのポテンショ・メータ部分の分圧比誤差は一
定であるので、従来のように入力デジタル数値が異なる
と変換誤差も異なってしまうような不都合もない。また
当然、極低温下での使用のため、これらの抵抗Ｒ，、＋
ｔ２に専用の温度補償は不要である。

第３図は、本発明の他の実施例として、第１゜２図示実
施例と異なり、ゲート・アレイ回路ｌｌ中に直列に挿入
する複数個のジョゼフソン・スイッチング・ゲートＪ＋
、Ｊ２．Ｊ３．Ｊ４に対し−ての制御電３ 流Ｉ＋　、Ｉ２　、　Ｉ３．　Ｉ４の供給手法を変更し
たもので、素子電流であるバイアス電流Ｉ、に対し、直
接に重畳する関係にしている。

本第３図では、そうした回路構造的な変更部分をのみ、
主として示し、制御電流供給用デコーダ回路１２等は図
示を省略しているが、逆に言って図示されていない部分
は、第１，２図に即して説明した本発明の実施例におけ
ると同様と考えて良い。

しかるに、この実施例では、図示の場合の四つのジョゼ
フソン・スイッチング・ゲートＪ、　、　Ｊ２゜Ｊ３．
　Ｊ４に関し、それら隣接するものの同志の間、すなわ
ちジョゼフソン・スイッチング・ゲートＪ、　、　Ｊ２
間、Ｊ２　、　Ｊ３間、Ｊ３．　Ｊａ間と、ゲート・ア
レイ回路１１の一端（ホット側）とに制御電流供給用デ
コーダ回路１２からの各制御電流が供給されるようにな
っている。

このように直接電流注入型となるべく各制御電流供給線
路を接続すると、先の実施例では既掲の第１表に示され
ているように、入力デジタル数値　４ に対応し、電圧状態に遷移させるべきジョゼフソン接合
の数にと等しい数にの制御電流線路に制御電流を流して
いたのに対し、電圧状態に遷移させるべきジョゼフソン
接合の数Ｋに応じ、常にどれか一本の制御電流供給線路
を選択して、それにのみ、制御電流を流すようにする。

例えば、ゲート・アレイ回路１１にバイアス電流Ｉ、を
ホット側から接地側に向けて流した状態で、第３図で最
も下に示されている制御電流線路にのみ、制御電流Ｉ４
を与えると、電圧状態に遷移するジョゼフソン接合は、
これらバイアス電流■８と制御電流Ｉ４を共に受ける唯
一のジョゼフソン接合Ｊ４のみとなる。

したがってこの場合には、ゲート・アレイ回路１１の両
端にはジョゼフソン接合Ｊ４のみが電圧状態に遷移して
単位のギャップ電圧ｖ１を発生し、その結果、出力電圧
Ｖ。はギャップ電圧ｖ１となる。なお、図示の場合、負
荷抵抗Ｒ６は外部負荷回路に対する直列抵抗として示さ
れ、変換アナログ量は電流出力■。として出力される場
合が例示されてぃ次に、第３図中で下から二番目の制御
電流線路を選択し、これにのみ、制御電流■３を流すと
、バイアス電流■８に加えてこの制御電流Ｉ３も重畳さ
れるジョゼフソン接合は、ジョゼフソン接合Ｊ４　、　
Ｊ３の二つとなり、これらはほぼ同時に電圧状態に遷移
する。このためのタイミングは現実に実現可能で、それ
程難しくはない。

このようにして二つのジョゼフソン接合Ｊ４　、　Ｊ３
が共に電圧状態となれば、明らかなように、ゲート・ア
レイ回路１１の両端に表れる電圧Ｖ。は２Ｖ、となり、
以下同様に、制御電流■２をのみ流すと三つのジョゼフ
ソン接合Ｊａ　、　Ｊ３　、　Ｊ２が電圧状態に遷移し
て出力アナログ電圧ｖ０は３ｖ□となり、制御電流１１
をのみ流すと、全部で四つのジョゼフソン接合Ｊ４　、
　Ｊｓ　、　Ｊ２　、　Ｊ＋が全て電圧状態に遷移し、
変換されるアナログ電圧Ｖ。は４Ｖ、となる。

そのため、明らかに入力デジタル数値の如何に応じ、弁
別的なアナログ電圧出力Ｖ。を最小電圧ステップＶ□で
得ることができ、もちろん、電流出力１、もこの最小電
圧ステップｖ１に即した最小電流ステップで得ることが
できる。

したがって、この実施例の場合に制御電流供給用デコー
ダ回路１２に要求されるデコーディング論理は、先の第
１表に代え、下記第２表に示すようなものとなる。繰返
すが、このようなデコード関係ないしは論理回路を構築
すること自体は、公知既存の種々の論理ゲートの組合せ
使用により、当業者にとって極めて容易な設計的範噴に
入る。

弔 表 しかるに、第３図示のように、制御電流を直接にゲート
・アレイ回路１１のバイアス電流Ｉ８に重畳する構成を
組むと、そうした制御電流の影響が直７ 接に出力に表れることになる。例えばゲート・アレイ回
路ｌｌ中にあってそのときどきの入力デジタル数値に応
じた数のジョゼフソン接合の電圧遷移動作が完了し、対
応する大きさの出力電流■。が外部負荷回路に印加され
る状況になったとき以降、制御電流に何等かの変動があ
ると、それは出力電流Ｉ。の変動としてそのまま送られ
てしまう。

そこで、このような不都合を防ぎ、本回路としてのいわ
ゆる入出力分離機能を取り、クロストークの発生を除去
するには、ゲート・アレイ回路ｌｌ中のジョゼフソン接
合に所定の電圧状態への遷移を完了させるに足る限り、
できるだけ短い時間の制御電流を供給することが望まし
い。

第４図はこれを満たす対策の一つを示しており、制御電
流供給用デコーダ回路１２からは例え零から定常状態に
まで立ち上がった後、当該定常状態を連続的に保つよう
な制御電流が出力されるにしても、各ジョゼフソン接合
Ｊ＋　、　Ｊ２　、　Ｊ３Ｊ４にしてみれば、ワンショ
ット・パルス的な制御電流を受けるように改良したもの
である。

　８ つまり、ゲート・アレイ回路１１に対して直接に制御電
流を注入する関係で接続されている制御電流供給線路に
は、その全てに対し、入力ゲートとして、この場合、そ
れぞれがジョゼフソン単接合で示されたジョゼフソン・
スイッチング・ゲートＪ目＋　Ｊ１２　＋　Ｊ＋３＊　
Ｊ１４を直列に挿入し、かつ、これら入力ゲートＪ＋＋
　＋　Ｊ１２　＋　Ｊ１３　＋　＋Ｌ＋ａの臨界電流値
を適当に設定することにより、制御電流だけでもこれら
入力ゲートが電圧状態に遷移可能なようにされている。

このようになっていると、制御電流が供給され始めたと
きから、それが所定の値の定常状態における電流値にま
で増加して行く過渡期において、途中で制御電流が対応
する制御電流供給線路に直列に挿入されている入力ゲー
トＪＩＪ　（ｊ−１，２，３，４）の臨界電流値を越え
、そこでこの入力ゲートＪ目が電圧状態に遷移するので
、ゲート・アレイ回路１１に与えられる制御電流の時間
幅は、当該制御電流が流れ始めてから入力ゲートＪ１」
が電圧状態に遷移するまでのごく短い時間に限定するこ
とができしたがって、第４図中にも制御電流■４の傍ら
に併示のように、ゲート・アレイ回路ｌｌ中の各ジョゼ
フソン接合にしてみれば、あたかもワンショット・パル
ス状の制御電流を受けるかのようになる。ただし、図中
では急峻に立ち上がるパルスとして示されているが、こ
れはワンショット・パルスであることを端的に示すため
の都合であって、もちろん、実際には立ち上がり部分は
積分波形的になる。

また、ゲート・アレイ回路１１中のジョゼフソン接合Ｊ
、の方が、入力ゲートＪＩＪよりも先に電圧状態に遷移
するように、それら各ジョゼフソン接合Ｊｌ　、　ＪＩ
Ｊの臨界電流値関係やバイアス電流ＩＢの値を適当に設
定することは当然、必要である。

いずれにしろこの実施例に見られるように、入力ゲート
ＪＩＪを使用することの効果は大きく、当該入力ゲート
ＪＩＪが電圧状態に遷移した後は、制御電流供給用デコ
ーダ回路１２の方から出力される制御電流に例え変動が
あっても、これはゲート・アレイ回路１１の出力には決
して伝わらないので、本回路に接続される外部負荷回路
の動作安定性を保証することができる。

第４図示の実施例はまた、直接電流注入型に限らず、先
に述べた磁気誘導結合型の制御電流供給線路を持つもの
にも有効な工夫として、出力ゲートＪ。を設けた場合も
示されている。

すなわち、ケート・アレイ回路１１の両端には、この場
合負荷抵抗を兼ねる抵抗Ｒ８と出力用ジョゼフソン・ス
イッチング・ゲートＪｏとの直列回路が並列に挿入され
、出力用ジョゼフソン・スイッチング・ゲート（以下、
出力ゲート）ＪＯはタイミング電流Ｉ７の印加により、
選択的に電圧状態に遷移し得るようになっている。

このような構成では、図示しない外部負荷回路への変換
出力電流Ｉ。を出力ゲートＪ。と負荷抵抗Ｒ８との接続
点から取出すようにすることで、ゲート・アレイ回路１
１中における各ジョゼフソン接合が過渡的な遷移動作を
なしている最中の電流変動も、当該外部負荷回路に与え
ないようにすること１ ができる。

つまり、既述のように、制御電流供給用デコーダ回路１
２に対し、何等かのデジタル数値が与えられ、あらかじ
め定められた関係で当該デコーダ回路１２から所定の本
数の、または特定の制御電流線路に制御電流が与えられ
、これに基づきゲート・アレイ回路１１中にあって所定
の数のジョゼフソン接合が電圧状態への遷移動作を始め
たとき、この動作が終了するまでは、負荷抵抗Ｒ８の両
端電圧ないし出力電流は変動するので、もし、図示のよ
うな出力ゲートＪ。が設けられていないと、この変動は
外部負荷回路に伝達してしまう。

しかし、この実施例のように、新たに設けた出力ゲート
Ｊ。を、ゲート・アレイ回路中での過渡動作時には零電
圧状態に保つと、実質的に図示の負荷抵抗Ｒ８はゲート
・アレイ回路１１の両端を単にシャントすることになる
ので、ゲート・アレイ回路１１中のジョゼフソン接合の
遷移動作に伴う変動分は負荷抵抗Ｒ，にてのみ吸収され
、外部負荷回路に伝えられることはない。

２ そして、ゲート・アレイ回路１１中における所定の遷移
動作が完了し、各ジョゼフソン接合がそれぞれ定常的な
状態に落ち付いた頃を見計らってタイミング電流■アを
供給し、出力ゲートＪ。を電圧状態に遷移させれば、安
定化した状態でゲート・アレイ回路１１の両端にそのと
きどきに得られている出力電圧に基づき、外部負荷回路
に対し、安定した変換出力電流工。を供給することがで
きる。

以上、まずは本発明に従って構成される基本的な能動回
路デバイスとして、ジョゼフソン・デジタル・アナログ
変換器１０を構成する場合につき、各実施例に即して説
明したが、いずれの実施例にも共通する事項ないしは配
慮として、次のような説明を補足することができる。

上記の実施例中では、ゲート・アレイ回路ｌｌ中の各ジ
ョゼフソン・スイッチング・ゲートＪ、や、第４図中に
見られるように制御電流供給線路中に入力ゲートとして
直列に挿入されるジョゼフソン・スイッチング・ゲー）
ＪＩＪ、モして出力ゲトとして用いられているジョゼフ
ソン・スイッチング・ゲートＪ。は、一応、ジョゼフソ
ン単接合を例に採って説明した。

事実、これらのジョゼフソン・スイッチング・ゲートは
、そうした単位のジョゼフソン接合であってもこれで十
分に動作し、そうすると回路構造も最も簡単になって生
産性に優れ、高集積密度化にも寄与するが、本発明の基
本的な作用、効果を満たす上では、このようなジョゼフ
ソン単接合の採用は原理的には必須でない。

例えば、本出願人がすでに開示し、この種の分野で最早
周知となった既述の４ＪＬタイプのジョゼフソン・スイ
ッチング・ゲートを始めとする各種電流注入型ジョゼフ
ソン・スイッチング・ゲートとか、上記した単位のジョ
ゼフソン接合とインダクタとを複数個利用した超電導磁
束量子干渉型の素子、いわゆるスキッド・タイプのジョ
ゼフソン・スイッチング・ゲートも採用可能である。

むしろ、特にゲート・アレイ回路１１に用いる各ジョゼ
フソン・スイッチング・ゲートＪ、とじては、そのよう
に複数のジョゼフソン接合を内蔵するものを用いた方か
望ましい場合がある。それ自体にゲインを見込むことが
でいるので、制御電流に対する応答感度が大いに向上す
ることになり、逆に言えば微小制御電流でも安定に動作
可能となる利点が得られるからである。したがって、第
４図示実施例のように入力デー１５口を用いる場合に、
それよりも先に電圧状態に遷移するという条件を作る上
でも好ましい。

もちろん、いずれの回路構造によるジョゼフソン・スイ
ッチング・ゲートを用いようとも、既述のジョゼフソン
単接合を例に採っての説明はほぼそのまま適用でき、し
かも、４ＪＬ型やスキット型のジョゼフソン・スイッチ
ング・ゲートであっても、負荷抵抗Ｒ８の値如何によっ
て（負荷線の引き方如何によって）、その両端には電圧
状態遷移時にジョゼフソン単接合のギャップ電圧ｖ５に
等しい一定電圧ｖ１を得ることもできるし、あるいはま
た、当該ゲート内に含まれている直列ジョゼフソン接合
の数と負荷抵抗の値に応じ、要するればその整数倍の一
定電圧を得ることもできる。

５ さらに、上記では二進法２ビツトのデジタル数値に対し
てのデジタル・アナログ変換例を挙げたが、既述した本
発明のメカニズムが理解される以上、−数的にｍ進法で
ｎビットの入力デジタル数値に対し、全く同様の原理で
デジタル・アナログ変換を実現するジョゼフソン・デジ
タル・アナログ変換器１０を構築可能なことは、最早当
業者には自明である。ゲート・アレイ回路ｌｌ中に使用
するジョゼフソン・スイッチング・ゲートの数を必要な
だけ増し、また第５図等に即して述べたように、公知既
存の論理演算実現手法に従い必要なデコード関係を生成
するように、制御電流供給用デコーダ回路１２の内部論
理回路を設計すれば良い。

なお、図示実施例の場合には、入力デジタル数値がＯＯ
°“の場合にも、ゲート・アレイ回路１１の出力には単
位ギャップ電圧ｖ１が得られるようになっていたが、こ
のときには出力電圧が°゛Ｏ°゛になるようにしても良
い。ただ、今現在、本ジョゼフソン・デジタル・アナロ
グ変換器１０が変換動作６ を行なった結果が出力されているのか、特機状態にある
のかを判断するには、判断結果を零以外の有意の電圧で
表すことは便利である。

もちろん、最小電圧分解能は、一般論としては小さいに
越したことはないが、用途に応じてはギャップ電圧の整
数倍を最小電圧ステップとして構成することも自由であ
る。例えば入力デジタル数値がその進法に従っての“°
１”だけイクリメントするごとにジョゼフソン・スイッ
チング・ゲートが二つづつ電圧状態に遷移するように組
めば、最小電圧ステップは２Ｖ、となる。

以上で単体としてのジョゼフソン・デジタル・アナログ
変換器１０の説明を終え、次に、上記したジョゼフソン
・デジタル・アナログ変換器１ｏをアナログ・デジタル
変換回路に応用する場合についても説明する。

ただし、あらかじめ述べて置くと、以下のアナログ・デ
ジタル変換回路に関する実施例にあっても、その内部で
用いる当該ジョゼフソン・デジタル・アナログ変換器ｌ
Ｏの部分については、再度説明を繰返しはしないものの
、既述してきた各実施例や、それらの改変例、配慮等も
、等しく援用することができる。

さて、第６図は、第８図に即してすでに説明した従来の
アナログ・デジタル変換回路３０に対する改良案として
、本発明によって構成されたアナログ・デジタル変換回
路２０の概略的な構成が示されている。

回路の全体的な動作を追いながら説明すると、公知既存
のジョゼフソン・デジタル・カウンタ等を利用して構成
し得る増分器２１があり、この増分器２１が所定の周期
でｎビットのデジタル数値を例えば二進法で°゛１゛づ
つインクリメントして行くに従い、そのときどきのデジ
タル数値が先に述べた本発明のジョゼフソン・デジタル
・アナログ変換器１０、特にその制御電流供給用デコー
ダ回路１２に対し、入力デジタル数値として与えられる
。

すると、このジョゼフソン・デジタル・アナログ変換器
１０に内蔵の既述したゲート・アレイ回路１１の出力に
は、所定の周期で所定の最小ステップごとに電圧値また
は電流値を増加して行く信号が得られる。例えば最小電
圧ステップは、これもすでに述べたように、ジョゼフソ
ン接合ないしはジョゼフソン・スイッチング・ゲートＪ
、の呈するギャップ電圧ｖｇまたはその整数倍となる。

そこで、ゲート・アレイ回路１１の出力が参照アナログ
信号Ｉ。（ｖｏ）として比較器２３の一入力に与えられ
ると、当該比較器２３では、所定の周期で最小ステップ
ごとに増加して行くこの参照アナログ信号のそのときど
きの電流値Ｉ。または電圧値Ｖ。と、他入力にあらかじ
め印加されている被変換アナログ入力信号の電流値ＩＵ
または電圧値ｖＵとの大小関係または特定の関係をその
都度判断し、その結果、例えば参照アナログ信号の方が
被変換アナログ入力信号の大きさを越えるか、あるいは
両者を足して特定の値になると、その時点で比較器２３
の比較出力信号Ｓ。とじて、それまでとは異なる電圧ま
たは電流状態で弁別できる比較終了信号を発する。

そして、比較器２３からこのような比較終了信号９ が発せられると、増分器２１の出力に得られ、ジョゼフ
ソン・デジタル・アナログ変換器１０に与えられている
そのときのデジタル数値が、このアナログ・デジタル変
換回路２０で得た被変換アナログ入力信号１ｕ（Ｖｕ）
に対する変換デジタル数値として、適当なるゲート回路
等で構成できる変換デジタル数値出力回路２４から出力
される。出力回路２４は、その変換結果が図示していな
い外部回路にて必要とされるまで、当該比較終了信号を
受けた時点で増分器２１から送られていた数値を一旦、
メモリに蓄積して置くタイプのものであっても良い。

また、比較器２３から発せられる比較終了信号は、上記
のように、変換デジタル数値出力回路２４のゲートを開
く信号またはメモリへの蓄積信号として利用されると同
時に、次回印加される新たなる被変換アナログ入力信号
１１１（ＶＵ）に対しても上記した変換動作を再度生起
させるため、増分器２１を初期状態にリセットするリセ
ット信号としても使われる。

このように、第８図示の従来例に対し、その重０ 要な回路部分であるデジタル・アナログ変換器に本発明
のジョゼフソン・デジタル・アナログ変換器ｌＯを使用
すると、参照アナログ信号の最小ステップが極めて正確
なため、当該従来例に比し、遥かに高いアナログ・デジ
タル変換性能を得ることができ、しかも、極めて高速で
ある。

もちろん、増分器２１や出力回路２４にもジョゼフソン
回路系の構成を採用するのが最も良く、比較器２３につ
いてもそうであるが、特に比較器２３としては、本発明
者において新たに極めて簡単な構造のものを開発したの
で、これを併せて提示して置く。

それは第７図に示されるようなもので、まず同図（八）
の構成につき説明すると、当該回路構成自体は、単なる
通常の制御端子付きジョゼフソン・スイッチング・ゲー
ト回路とほぼ同様である。

ここでも簡単のため、用いるジョゼフソン・スイッチン
グ・ゲートＪ。とじてはジョゼフソン単接合を例に採る
が、参照アナログ量と被変換アナログ量との比較は電流
値によってなすものとし、当該ジョゼフソン単接合Ｊｃ
の素子電流を参照アナログ電流信号Ｉ。とじ、これが第
１〜４図に示した本発明ジョゼフソン・デジタル・アナ
ログ変換器ｌＯ中のゲート・アレイ回路１１から得られ
る出力電流信号■。であるとする。

一方、ジョゼフソン接合Ｊｃに磁気誘導結合した制御電
流供給線路には、被変換アナログ電流信号１、Ｊを流し
、また、比較器２３としての比較器出力信号ＳＤはジョ
ゼフソン接合Ｊｃの一端から取出す。

これに対し、第７図（Ｂ）に示されるものは、素子電流
である参照アナログ電流信号■。を抵抗を介して流し、
被変換アナログ電流信号■。は出力電流信号ＳＤの取出
される位置にあって素子電流線路（参照アナログ電流線
路）に対し、直接に注入するように変更したものである
。

しかし、どちらの比較器２３も、その動作においては同
様である。

説明すると、ジョゼフソン接合Ｊｃへの素子電流である
参照アナログ電流■。だけではそれが最大になったとき
にも当該ジョゼフソン接合Ｊｃが電圧状態に遷移しない
ように、この接合Ｊｃの臨界電流値や参照アナログ電流
Ｉ。のダイナくツク・レンジを設定した上で、当該参照
アナログ電流１ｏを最小電流ステップづつ所定の周期で
増加させて行くと、そのときどきで制御電流線路に与え
られている被変換アナログ入力電流Ｉｕが大きい程、ジ
ョゼフソン・スイッチング・ゲートＪ。は小さな値の参
照アナログ電流信号■。にて電圧状態に遷移し、比較器
出力信号ＳＤの状態はそれまでの零電圧状態から有意電
圧状態となる。

例えば、参照アナログ電流Ｉ。の大きさと被変換アナロ
グ入力電流Ｉυの大きさとの総計で°゛４°゛という大
きさの電流が与えられたとき、ジョゼフソン接合Ｊ。が
電圧状態に遷移するように設定されていると、被変換ア
ナログ入力電流がパ１″°の大きさのときには、参照ア
ナログ電流Ｉ。は、それが例えば大きさ“１゛′づつ増
して行くものならば、大きさ°３°′になるまで、ジョ
ゼフソン接合Ｊｃは電圧状態に遷移しないが、大きさ３
゛のアナログ入力端子■。が与えられたときには、参照
アナログ３ 電流Ｉ。が最初のステップで大きさ°１°“とじて与え
られたときにもう、ジョゼフソン接合Ｊｃは電圧状態に
遷移する。

したがって、このような電流値の相関関係を持つ比較器
２３にても、簡易な構成の割に、そのときどきの被変換
アナログ入力電流Ｉ。の大きさを参照アナログ電流Ｉ。

の大きさに関連させて確実に捕え得ることが分かる。

ただ、第６図示のアナログ・デジタル変換回路２０の比
較器２３として第７図示のこの比較器２３をそのまま用
いると、被変換アナログ入力電流Ｉｕとして大きな値の
電流が与えられている程、上記のように参照アナログ量
Ｉ。は小さいときに当該比較器２３の比較器出力信号Ｓ
Ｄは比較終了信号となるので、入力してくるアナログ量
が小さいと大きなデジタル数値が、大きいと小さなデジ
タル数値が出力回路２４に与えられるアナログ・デジタ
ル変換回路となってしまう。

もちろん、このような関係は単なる相反関係であるため
、本アナログ・デジタル変換回路２ｏの出　４ 力を利用する外部負荷回路にて適当なる対応を採ること
は容易であるが、本回路２０の出力としても正比例的な
関係を得るには、例えば増分器２１から所定の周期で所
定のステップ（一般にはｍ進法の”　１　”　）ごとに
増分して行くデジタル数値を第６図中にあって仮想線で
示した補数回路２５に通して補数を得、これを出力回路
２４に送るようにすれば良い。

明らかなように、このようにな場合でも本発明の要旨構
成中における要件は満たされており、比較器２３の両入
力において特定の関係が満たされ、これによりその出力
に反転が生じたとき、っまり二値的な状態（例えば零電
圧状態と電圧状態）の一方から他方への遷移が生じたと
きのデジタル・アナログ変換器１０への入力デジタル数
値に基づき、被変換アナログ量に対応するデジタル数値
を得ていることに変わりはない。

なお、補数回路２５を用いずに、比較器２３の出力に反
転が生じたときの入力デジタル数値に基づいて変換結果
としての出力デジタル数値を正比例的に得る他の手段と
しては、デジタル・アナログ変換器ｌＯへの入力デジタ
ル数値の増分器２１として、負方向への増分を行なうも
の、つまりディクリメント・タイプのものを用い、かつ
、制御電流供給用デコーダ回路１２として、大きなデジ
タル数値から小さなデジタル数値に向かって入力デジタ
ル数値が変動するに伴い、ゲート・アレイ回路ｌｌ中の
電圧状態に遷移させるジョゼフソン・スイッチング・ゲ
ートの数を増して行くようなデコード関係を満たす論理
回路を組めば、第７図示の比較器２３を用いた場合にも
、その出力に反転が生じたときの増分器２１の出力デジ
タル数値を直接に利用して被変換アナログ量に対応した
デジタル数値を得ることができる。もちろん、このよう
なデコード関係を実現する論理ゲートの組合せは、先に
も述へた通り、当業者とって種々任意に組み得る設計的
な事項である。

また、この比較器２３に用いるジョゼフソン・スイッチ
ング・ゲートＪｃについても、ジョゼフソン単接合に代
え、複数個のジョゼフソン接合を用いた電流注入型のス
イッチング・ゲートや、あるいは超電導磁束量子干渉型
のスイッチング・ゲートを採用することができる。

さらに、参照アナログ電流Ｉ。と被変換アナログ入力電
流Ｉｕとを交換し、素子電流として被変換アナログ入力
端子■ゎを、制御電流として参照アナログ電流■。を与
えても、比較器構成用のジョゼフソン・スイッチング・
ゲートＪｃには上記と同様の動作を期待することができ
る。

［効　　果コ 本発明のジョゼフソン・デジタル・アナログ変換器では
、その基本的な変換動作部分に、従来例ではツェナ・ダ
イオードその他に頼って得ていた不安定な基準電圧や、
誤差発生要因が多く、誤差の累積される多数の抵抗群を
用いる必要が全くなく、最小分解能を決定する基準電圧
そのものを極めて安定なジョゼフソン接合の発生するギ
ャップ電圧Ｖ１またはこれに準拠して得ているので、そ
の精度の向上効果は相当なものがある。

また、動作環境も必然的に極低温下であって温７ 度的にも極めて安定しているため、温度補償等も原理的
に不要である。熱擾乱雑音も問題とならないし、基本的
なデジタル・アナログ変換構造部分にトリミングを要す
ることもない。全体的に構造が簡単で、高い生産性を得
ることもできる。

さらに、主要な能動回路要素がジョゼフソン回路である
ということは、これまでの半導体系のデジタル・アナロ
グ変換器に比し、原理的にもかなりな高速化を見込める
ものとなる。

当然のことながら、この種のデジタル・アナログ変換器
を一つの重要な構成要素として用い、逐次比較型のアナ
ログ・デジタル変換回路を構成するに際し、当該デジタ
ル・アナログ変換器に本発明のジョゼフソン・デジタル
・アナログ変換器を用いて成るアナログ・デジタル変換
回路は、同様に極めて高い精度と高速性を誇るものとな
る。

また、本発明によって新ｋに開示されたジョゼフソン比
較器ともども、周辺回路も全てジョゼフソン回路化すれ
ば、性能の点においても信頼性の点においても、はたま
た動作速度に関しても、最　８ も望ましい結果を得ることができる。

電子的に情報を処理する技術においては、この種のデジ
タル・アナログ変換器やアナログ・デジタル変換回路は
極めて多く用いられる大切な回路要素であることを考え
ると、この種の分野の全般に及び、本発明の与え得る波
及効果は多大なるものがある。

【図面の簡単な説明】

第１図は本発明に従って構成されたジョゼフソン・デジ
タル・アナログ変換器の基本的な一実施例の概略構成図
。 第２図は第１図示のジョゼフソン・デジタル・アナログ
変換器の出力を抵抗分割で取出す実施例の概略構成図。 第３図は制御電流を素子電流に直接に重畳するように変
更した本発明の他の実施例の概略構成図。 第４図はさらに入力ゲートと出力ゲートとを付加した実
施例の概略構成図。 第５図は入力デジタル数値に対応してあらかじめ定めら
れた関係の制御電流または制御電流群を発生するべく組
まれた制御電流供給用デコーダ回路の一例の概略構成図
。 第６図は本発明のジョゼフソン・デジタル・アナログ変
換器をその一構成要素として利用した逐次比較型アナロ
グ・デジタル変換回路の一実施例の概略構成図。 第７図は第６図示のアナログ・デジタル変換回路に使用
し得るジョゼフソン比較器の概略構成図。 第８図は従来の逐次比較型アナログ・デジタル変換回路
の概略構成図。 である。 図中、１０は全体としての本発明ジョゼフソン・デジタ
ル・アナログ変換器、１１は複数個のジョゼフソン・ス
イッチング・ゲートを直列に配して成るゲート・アレイ
回路、１２は入力デジタル数値に応じた態様で制御電流
を発生するための制御電流供給用デコーダ回路、２０は
本発明により構成されたアナログ・デジタル変換回路、
２１は増分器、２３は比較器、２４は変換デジタル数値
出力回路、２５は補数回路、３０は従来における逐次比
較型アナログ・デジタル変換回路、Ｊ＋　、　Ｊ２　、
　Ｊ３　、　Ｊ４はゲート・アレイ回路中のジョゼフソ
ン・スイッチング・ゲート、Ｊｌｌ　＋　Ｊ１２　＋　
Ｊ１３　＋　ＪＩ４は入カゲト構成用ジョゼフソン・ス
イッチング・ゲート、Ｊｏは出力ゲート構成用ジョゼフ
ソン・スイッチング・ゲート、Ｊ、は比較器構成用ジョ
ゼフソン・スイッチング・ゲート、Ｉ８は素子電流とし
てのバイアス電流、Ｉ＋　、　Ｉ２　、１３．　Ｌは制
御電流、Ｉｏはデジタル・アナログ変換器における出力
電流またはアナログ・デジタル変換回路における参照ア
ナログ電流、ＩＴはタイミング電流、１．は被変換アナ
ログ入力電流、である。 指定代理人　　　　　　工業技術院 被変換アナログ入力信号　ン 参恣 アナログ・デジタル変換回路（ＭＥ９ｎ＞　３０入力 第 図

Claims (7)

【特許請求の範囲】
1. （１）入力デジタル数値を対応したアナログ量に変換す
   るデジタル・アナログ変換器であって；それぞれ電圧状
   態に遷移するとその両端に一定電圧を生ずるジョゼフソ
   ン・スイッチング・ゲートを複数個、直列に接続して成
   るゲート・アレイ回路と； 該ゲート・アレイ回路中の上記複数個のジョゼフソン・
   スイッチング・ゲートの中、上記入力デジタル数値の個
   々に対応してあらかじめ定められている個数のジョゼフ
   ソン・スイッチング・ゲートにのみ制御電流を供給し、
   それらを電圧状態に遷移させる制御電流供給用デコーダ
   回路と； を有して成るジョゼフソン・デジタル・アナログ変換器
   。
2. （２）制御電流供給用デコーダ回路は、上記制御電流の
   供給線路中に直列に挿入され、該制御電流によって電圧
   状態に遷移する制御電流パルス化用のジョゼフソン・ス
   イッチング・ゲートを有すること； を特徴とする請求項（１）に記載のジョゼフソン・デジ
   タル・アナログ変換器。
3. （３）ゲート・アレイ回路の両端には、タイミング電流
   が供給されると電圧状態に遷移する出力用ジョゼフソン
   ・スイッチング・ゲートと抵抗との直列回路が並列に接
   続していること； を特徴とする請求項（１）または（２）に記載のジョゼ
   フソン・デジタル・アナログ変換器。
4. （４）比較器の第一入力に入力アナログ量を、第二入力
   には参照アナログ量を与えると共に、該参照アナログ量
   は、デジタル・アナログ変換器の入力に与える入力デジ
   タル数値を所定の周期で増分して行くに伴い該デジタル
   ・アナログ変換器の出力に表れるそのときどきのアナロ
   グ量として得、上記入力アナログ量と該所定の周期で変
   化して行く参照アナログ量とを逐次、上記比較器にて比
   較しながら、該比較器出力に反転が生じたときの上記デ
   ジタル・アナログ変換器への入力デジタル数値に基づき
   、上記比較器の第一入力に与えられている入力アナログ
   量に対応したデジタル数値を得るアナログ・デジタル変
   換回路であつて； 上記デジタル・アナログ変換器は、それぞれ電圧状態に
   遷移するとその両端に一定電圧を生ずるジョゼフソン・
   スイッチング・ゲートを複数個、直列に接続して成るゲ
   ート・アレイ回路と、該ゲート・アレイ回路中の上記複
   数個のジョゼフソン・スイッチング・ゲートの中、上記
   入力デジタル数値の個々に対応してあらかじめ定められ
   ている個数のジョゼフソン・スイッチング・ゲートにの
   み制御電流を供給し、それらを電圧状態に遷移させる制
   御電流供給用デコーダ回路と、を有するジョゼフソン・
   デジタル・アナログ変換器で構成し； 該ジョゼフソン・デジタル・アナログ変換器中の上記制
   御電流供給用デコーダ回路に与えられ、上記所定の周期
   で増分して行く上記入力デジタル数値のそのときどきの
   値に対応し、該ジョゼフソン・デジタル・アナログ変換
   器中の上記ゲート・アレイ回路の両端に表れるそのとき
   どきの電圧に基づき、上記比較器第二入力への上記参照
   アナログ量を得ること； を特徴とするアナログ・デジタル変換回路。
5. （５）ジョゼフソン・デジタル・アナログ変換器に用い
   られている上記制御電流供給用デコーダ回路は、上記制
   御電流の供給線路中に直列に挿入され、該制御電流によ
   って電圧状態に遷移する制御電流パルス化用のジョゼフ
   ソン・スイッチング・ゲートを有すること； を特徴とする請求項（４）に記載のアナログ・デジタル
   変換回路。
6. （６）ジョゼフソン・デジタル・アナログ変換器に用い
   られている上記ゲート・アレイ回路の両端には、タイミ
   ング電流が供給されると電圧状態に遷移する出力用ジョ
   ゼフソン・スイッチング・ゲートと抵抗との直列回路が
   並列に接続し、上記参照アナログ量は該出力用ジョゼフ
   ソン・スイッチング・ゲートの両端から取出されること
   ； を特徴とする請求項（４）または（５）に記載のアナロ
   グ・デジタル変換回路。
7. （７）比較器は、素子電流と制御電流とが共に与えられ
   た状態において電圧状態に遷移できる少なくとも一つの
   ジョゼフソン・スイッチング・ゲートを有し； 上記参照アナログ量は、該比較器用ジョゼフソン・スイ
   ッチング・ゲートの上記素子電流、制御電流の中、いず
   れか一方の電流として与えられ； 上記入力アナログ量は、上記素子電流、制御電流の中の
   上記一方に対する他方として与えられること； を特徴とする請求項（４）から（６）までのいずれか一
   つに記載のアナログ・デジタル変換回路。