JPH0389791A

JPH0389791A - 偽動き信号検出回路

Info

Publication number: JPH0389791A
Application number: JP1227693A
Authority: JP
Inventors: Kenta Sagawa; 寒川　賢太; Atsushi Ishizu; 石津　厚; Kiyoshi Imai; 今井　浄
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-09-01
Filing date: 1989-09-01
Publication date: 1991-04-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、映像信号の被写体が静止しているにもかかわ
らず動きとして検出されｆＣ偽の動き信号音検出する偽
動き信号検出回路に関するものである。

従来の技術近年、テレビジボン受像機にかいて、色信号が輝度信号
に周波数多重されていることに起因するドツト妨害、ク
ロスカラー妨害や、インタレース走査に起因するライン
フリッカ、垂直解像度の低下などの画質劣化金除去する
ためにフレームメモリやディジタル信号処理技術を用い
て、画質改善が図られている。これらの画質改善上実現
するために、映像信号の時間軸方向の相関性金利用した
動き適応形３次元Ｙ／Ｃ分離や順次走査変換といった処
理技術が用いられているが、これには被写体の動き金正
確に検出する動き検出技術が必須となる（例えば、特開
昭５８−１３０８８５号公報）。

第１６図に従来の動き検出回路の一例金示す。

第１６図に釦いて、１は映像信号（たとえばＮＴＳＣ信
号）の入力端子、１１は１フレーム遅延回路、１２は減
３Ｅ器、１３はローパスフィルタ、１４は絶対値回路、
１５は比較器、２は動き検出結果の出力端子である。

入力端子１に入力された映像信号は１フレーム遅延回路
１１を通過した後、減算器１２に加えられ、減算器１２
の出力には、映像信号の時間的相関（！！：を表す信号
が得られる。減算器１２の出力はローパスフィルタ１３
により雑音を除去された後。

絶対値回路１４によシ絶対値がとられ、比較器１６に加
えられる。絶対値回路１４からの出力信号は当然のこと
ながら映像信号の被写体が静止している場合は零とな９
、動いている場合は正のある値全持つ。そこで比較器１
６にかいである値の閾値と比較され、閾値全越えた場合
は被写体が動いていると判定され、たとえば論理値で１
”金、また逆に閾値全越えない場合は被写体が静止して
いると判定されて、たとえば論理値で”　ｏ　″がそれ
ぞれ出力端子２よシ出力される。

発明が解決しようとする課題しかしながら上述した動き検出回路では、テレビジボン
放送のニュース番組等でよく見られるスーパーインポー
ズされた文字１図形などの静止した被写体にかいて本来
完全に静止していると判定されるべきであるが、放送側
のスーパーインポーズする方法の不完全さから１フレ一
ム間で差信号が生じる場合があり、動き検出回路に訃い
て静止しているにもかかわらず動きと判定されてしまう
という課題があった。

そこで本発明は、上記課題金鑑み、正確に動き音検出す
るために、スーパーインポーズされた文字１図形などに
かいてその不完全さから生じる偽の動き信号を検出する
回路を提供するものである。

課ａｔ解決するための手段上記課題を解決するために本発明の偽の動き信号検出回
路は、入力映像信号の被写体のフレーム間の相関性音検
出する手段と、上記相関性の検出結果に対して各々が一
走査線分の遅延金与える順次に直列接続された第１およ
び第２の遅延素子と、上記第１の遅延素子の入力および
出力ならびに第２の遅延素子の出力の状態に応じて出力
倉皇ずる論理演算手段とを備えたものである。

作用本発明は上記した構成によって、フレーム間の相関性が
ない、つ−１動いていると判定された結果に対して、あ
る注目画素の判定結果及び上下の走査線上の画素の判定
結果を用いて偽の動き信号だけが持つ特定の論理状態上
検出するので、その注目画素の判定結果の真偽がわかる
。

実施例以下本発明の一実施例の偽の動き信号検出回路について
図面を８照にしながら説明する。

第１図の本発明の第１の実施例にかける偽の動き信号検
出回路のブロック図金示すものである。

第１図にふ−いて、１は入力端子、１００は出力端−Ｅ
、１０はフレーム相関検出回路、２２．２３は１′）イ
ン遅延器、２０は論理演算回路である。

第１図の入力端′ｆ１に加えられた映像信号はフレーム
相関検出回路１Ｑに導かれる。フレーム相関検出回路１
ｏはたとえば従来例第１６図で示した様な回路で構成さ
れ、従来例で説明した動作２行いその出力としてフレー
ム相関性がある場合つ１り被写体が静止してしる場合、
たとえば論理値で′０゛が出力される。またフレーム相
関性がない場合つ筐り被写体が動いている場合はたとえ
ば論理値で′°１“′が出力され、その出力は１フイン
遅延器２２．２３で遅延される。

論理演算回路２０はたとえば第２図の様な回路で構成さ
れる。第２図に釦いて２４．２５はインバータ、２６は
ＡＮＤゲートである。第１図ａ。

ｂ、ｃ点にかける論理値°゛１′”または０゛′で示さ
れるデータは第２図のａ、ｂ、ｃとして入力され、かつ
、第３図に示した１面素に釦けるデータと対応している
。

ここで第２図に示す論理演算回路の動作を説明する前に
、スーパーインポーズされた文字などの表示方法につい
て説明する。第４図（ａ）に示すようにたとえばＴとい
う文字が表示される場合、第１フイールドでは第４図（
ｂ）で示す部分が表示され、第２フイーＮドでは第４図
（０）で示される部分が表示される。第３フイーＮド以
降は第１および第２フイールド金くり返すことで表示さ
れる。またその場合フレーム相関検出回路では、第１６
図に示すように１フレ一ム期間の差、つ″！Ｄ第１フィ
ールドと第３７．イールドの差、または第２フイーＮド
と第４フイールドの差信号金フレーム相関としているの
で検出回路の出力は相関性があるとして論理値で°゛０
″が出力される。ところがスーパーインポーズされた文
字の不完全さにより、第６図に示すように第１フイール
ドの信号と、第３フイー／ｌ／ドの信すが異なる場合が
ある。この場合の第３フイールドの映像信号に対するフ
レーム相関検出回路の出力２第６図に示す。第６図に訃
いて６丸は論理値”＋　ｏ　ＩＴ、黒丸は論理値゛１“
′茫それぞれ示す。第６図で１”を示す画素が存在する
ラインｉｎラインとしてその上下３ライン、つ１すｎ　
−１ライン、ｎライン、ｎ＋１ラインに着目すると、第
１フイールドと第３フイールドが同じ画素では垂直方向
に見て３ラインとも論理値で”　ｏ　−ｏ　−ｏ　”と
なるが、異なる画素ではその画素金中心として垂直方向
に論理値で゛”ｏ−１−ｏ’″というパターンになって
いる。スーパーインポーズされた文字２図形などの不完
全さによるフレーム相関検出回路の出力は不完全さによ
り生じた論理値パ１′金中心としてほとんどの場合垂直
方向に論理値で°゛ｏ−１−〇″というパターンになる
。

したがってこの論理値で”０−１−０”というパターン
が・検出できれば誤って検出された出力がわかる。

ここで第１図でａ、、ｂ、ｃで示されるｎ−１ヲイン、
ｎライン、ｎ＋１ラインにかける論理値は第２図のイン
バータ２４および２６、ＡＮＤゲート２６で論理演算さ
れ、その演算結果はＤＯとして出力される。ａ、ｂ、ｃ
にかける論理値と出力ＤＯの論理値の関係金下記の第１
表に示す。下表に示す通り出力ＤＯの論理値ばａ、ｂ、
ｃの論理値が“０−１−０”の時のみ論理値で”１”に
なる。つ筐り第２図の論理演算回路により垂直方向に’
０−１−０”というパターンが検出でき、偽の動き信号
のみ論理値゛１”として検出することができる。

第７図は本発明の第２の実施例にかける偽動き信号検出
回路のブロック図を示すものである。

同図に釦いて１は入力端子、１００は出力端子、１０は
フレーム相関検出回路、２２．２３は１ライン遅延器、
２０は論理演算回路で、以上は第１図の構成と同様なも
のである。第１図の構成と異なる点は入力端子１に接続
された入力信号を垂直エツジ検出回路３ｏに入力し垂直
エツジ検出回路３ｏの出力と、論理演算回路２ｏの出力
をＡＮＤゲー１−４０に入力し、ＡＮＤゲート４ｏの出
力を出力端子１ｏｏに接続している点である。

上記のように構成された動き検出回路について以下、そ
の動作を説明する。

第７図の入力端子１に加えられた映像信号はフレーム相
関検出回路１０に入力される。フレーム相関検出回路１
ｏの出力は１ライン遅延器２２゜２３で遅延され論理演
算回路２０に入力され論理演算回路２ｏの出力はＡＮＤ
ゲー１−４０の片方の入力に接続されている。この間の
動作は第１の実施例と同様でムＮＤゲート４００片方の
入力に接続された信号は、スーパーインポーズされた文
字や図形の不完全さによシ生じた偽の動き信号の時のみ
たとえば論理値で（１１１１を示している。また入力端
子１に加えられた映像信号は垂直エツジ検出回路３ｏに
入力され垂直エツジ検出回路３０の出力はＡＮＤゲー）
４０の他方の入力に接続される。

垂直エツジ検出回路３ｏはたとえば第８図の様な回路で
構成される。第８図に釦いて３１は入力端子、３００は
出力端子、３２はローパスフィルタ、３３．３４は１フ
イン遅延器、３５．３６は減算器、３７．３８は絶対値
回路、３９は最大値選択回路、３Ｑ１は比較器である。

以下第９図を参照にしながらその動作を説明する。第９
図の（ＩＬ）〜巾）の波形は第８図のａ−ｈ点での映像
信号に対応している。１ず入力端子３１より人力された
映像信号はローパスフィルタ３２で雑音除去される。入
力映像信号として矩形波を用いたとすると第８図ａ、ｂ
、ａ点にかいて第９図（ＩＬ）　、　（１）ｌ　、　（
Ｃ）の波形が得られる。つづいて減算器３５．３６にか
いてそれぞれ減算処理金管は減算器ａ　ｓ　、　ｓ　ａ
ｏ出力にハ、ツレぞれＩＥ９図（（り　、　（６）の波
形が得られる。次に絶対値回路３７．３８にて絶対値化
されて第９図（わ、（ｇ）の波形となる。最大値選択回
路３９では２つの入力のうち大きい方の値が選択して出
力される。

最大値選択回路３９に第９図（ｆ３　、　（ｇ）で示さ
れる信号が入力されるとその出力には、第９図の）の波
形が得られる。この波形は、矩形波の垂直方向でのエツ
ジの大きさを示している。次に比較器３０１で閾値すと
比較され閾値すより大きい場合はたとえば論理値で°゛
１′′、閾値すより小さい場合は論理値”Ｏ″を出力し
出力端子３００から出力される。つまシ垂直方向にエツ
ジが大きい場合は論理値で“°１″を示し小さい場合は
論理値で“ｏｎを示している。出力端子３００からの出
力信号は、第７図のＡＮＤゲート４０のもう一方の入力
に接続されているので、ＡＮＤゲート４０の出力は論理
演算回路２０の論理値出力が１１”かつ垂直エツジ検出
回路３０の論理値出力が１１″のときのみ論理値″１”
となる。りまシ論理演算回路２０で垂直方向に論理値で
（ｔ　ｏ−１ｏ　＋ｊというパターンが検出され、かつ
その注目画素のエツジが大きいときのみ出力端子１００
は論理値゛′１”となる。スーパーインポーズされた文
字１図形等は一般的に垂直方向のエツジが大きいので、
第７図の垂直エツジ検出回路３０．ｈよびムＭＤゲート
４ｏを付けることによシネ完全なスーパーインポーズさ
れた文字１図形で発生した偽の動き信号の検出精度が向
上する。

第１０図は本発明の第３の実施例に釦ける偽の動き信号
検出回路のブロック図金示すものである。

同図に釦いて１は入力端子、１ｏＯは出力端子、１０は
フレーム相関検出回路、２２．２３は１ライン遅延器、
２０は論理演算回路で、以上は第１図の構成と同様なも
のである。第１図の構成と異なる点は、論理演算回路２
０の出力を６０の定常性検出回路に接続し、その出力音
出力端子１００に接続している点である。

上記のように構成された動き検出回路について以下その
動作音説明する。第１０図の入力端７−１に加えられた
映像信号はフレーム相関検出回路１０に入力される。フ
レーム相関検出回路Ｔｏの出力ば１ライン遅延器２２，
２ｓで遅延され論理演算回路２０に接続されている。こ
の間の動作は第１の実施例と同様で、定常性検出回路５
ｏの入力信号は、スーパーインポーズされた文字や図形
の不完全さによう生じた偽の動き信号の場合はたとえば
論理値で’　１＋ｔ、そうでない場合は論理値で°°Ｏ
′”を示している。

定常性検出回路６ｏばたとえば第１１図の様な回路で構
成される。第１１図に釦いて５１は入力端子、５００は
出力端子、５２は１フレ一ム期間遅延器、５３はＡＮＤ
ゲートである。入力端子５１は、１フレーム遅延器５２
、およびムＮＤゲート６３の一方の入力に接続されてい
る。筐た１フレーム遅延器５２の出力はＡＮＤゲート６
３のもう一方の入力に接続されている。またＡＮＤゲー
ト６３の出力は出力端子６００に接続されている。

この構成では、第１２図に示すようにたとえばｎフレー
ムの黒丸で示す部分で論理演算回路２゜の出力が１゛１
”になりかつ１フレ一ム期間後のｎ−１−１フレームに
卦いて同じ位置の画素が論理値′ゞ１″になった時のみ
定常性検出回路の出力は論理値゛°１′になる。つまシ
、空間的に同じ位置で定常的に論理値゛ゝ１”になるも
のが検出できる。

一般的に、スーパーインポーズされた文字や図形等の不
完全さから生じた偽の動き信号は空間的に同じ位置で定
常的に発生する場合がほとんどであるのでこの検出回路
を設けることによシその検出精度が向上する。ｌたここ
に示した構成では１フレ一ム期間の定常性を検出する構
成を示したがこれに限ったものではなく、第１３図に示
す様な２フレ一ム期間の定常性金検出する構成等その趣
旨の範囲で選択すればよい。

第１４図は本発明の第４の実施例にかける偽の動き信号
検出回路のブロック図を示すものである。

同図に釦いて１は入力端子、１００は出力端子、１０は
フレーム相関検出回路、２２．２３は１ライン遅延器、
２ｏは論理演算回路で、以上は第１図の構成と同様なも
のである。第１図の構成と異なる点は、論理演算回路２
０の出力を定常性検出回路６ｏに接続し、その出力をＡ
ＮＤゲー１−４０の片方の入力に接続している。寸た入
力端子１からの入力音垂直エツジ検出回路３ｏに接続し
、その出力紫ＡＮＤゲート４ｏのもう一方の入力に接、
］１し、ＡＮＤゲート４０の出力金出力端子１００に接
続している点である。

上記のように構成された動き検出回路について以■−そ
の動作を説明する。第１４図の入力端子１３（−加えら
れた映像信号−はフレーム相関検出回路１０（、：入力
される。フレーム相関検出回路１０の出力（４１ライン
遅延器２２．２３で遅延され論理演算回路２０に接続さ
れ、その出力は定常性検出回路６０に接続され、定常性
検出回路５ｏの出力はＡＮＤゲート４０の片方の入力に
接続されている。

この間の動作は第３の実施例と同様で、定常性検出回路
６０の出力は、スーパーインポーズされたケ字　１゛１
形等ｖ　ｚ：　ｔｒンｊ≧さにより発生する偽の動き信
号のうち定常的に発生しているもののみを検出して論理
値パ１”を出力している。また入力端子１からの入力信
号は、垂直エツジ検出回路３０にも接続されておりその
出力はＡＮＤゲート４ｏのもう一方の入力に接続されて
いる。垂直エツジ検出回路３０での動作は、第２の実施
例で説明したものと同様で、垂直方向でエツジの大きい
信号の時は論理値で°゛１”になる。つまり第４の実施
例で示した構成によれば、偽の動き信号が定常的に発生
しかつその発生画素での垂直方向のエツジが大きいとき
のみその出力は論理値゛１”になる。スーパーインポー
ズされた文字１図形などの不完全さによる偽の動き信号
は定常的に発生しかつその文字１図形などの垂直エツジ
は大きいのが一般的であるのでこの構成により偽の動き
信号の検出精度はさらに向上する。

第１６図は本発明の第５の実施例に釦ける偽の動き信号
検出回路のブロック図である。同図にかいて１は入力端
子、１００は出力端子、１０はフレーム相関検出回路、
５ｏは定常性検出回路である。１ｏのフレーム相関検出
回路は、第１６図の従来例で説明した動き検出回路と同
じ構成である。

また６０の定常性検出回路は、第３の実施例で説明した
定常性検出回路と同じ構成であり、それぞれの回路の動
作も同じである。

上記のように構成された動き検出回路について以下その
動作を説明する。入力端子１よシ入力された映像信号は
、フレーム相関検出回路１０にかいて動き検出処理され
、動いている場合はたとえば論理値でｔ１”、静止して
いる場合は論理値で“′０”の信号が出力される。次に
定常性検出回路５ｏにかいてフレーム相関検出回路１０
からの信号のうち１フレ一ム間連続して論理値″１”が
検出された場合、つｔｂ、画面上の同じ位置で定常的に
論理値″１”になる場合その出力上論理値′°１′”に
する。一般にスーパーインポーズされた文字１図形など
の不完全さから生じる偽の動き信号は、画面上の同じ位
置で定常的に生じることがほとんどであるから第５の実
施例に示した構成によシそれを検出することができる。

発明の効果以上のように本発明は、入力映像信号の被写体のフレー
ム間の相関性を検出する手段と、上記相関性の検出結果
に対して各々が一走査線分の遅延金与える順次に直列と
して接続された第１および第２の遅延素子と、上記第１
の遅延素子の入力および出力ならびに第２の遅延素子の
出力の状態に応じて出力を生ずる論理演算手段と金設け
ることにより、スーパーインポーズされた文字１図形な
どの不完全さから生じる様な偽の動き信号を検出するこ
とができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例にかける偽の動き信号検
出回路のブロック図、第２図は第１図の論理演算回路の
構成金示す回路図、第３図、第４図、第６図、第６図は
それぞれ本発明の詳細な説明するための模式図、第７図
は本発明の第２の実施例に釦ける偽の動き信号検出回路
のブロック図、第８図は第７図の垂直エツジ検出回路の
構成を示すブロック図、第９図は第８図の垂直エツジ検
出回路の動作を説明するための波形図、第１０図は本発
明の第３の実施例に釦ける偽の動き信号検出回路のブロ
ック図、第１１図は第１０図の定常性検出回路の構成を
示す回路図、第１２図は第１１図の定常性検出回路の動
作を説明するための模式図、第１３図は第１０図の定常
性検出回路の池の構成を示す回路図、第１４図は本発明
の第４実施例にかける偽の動き信号検出回路のブロック
図、第１６図は本発明の第５の実施例にかける偽の動き
信号検出回路のブロック図、第１６図は従来例の動き検
出回路の構成金示すブロック図である。１・・・・−入力端子、１００・・・・・・出力端子、
１０・・・・・フレーム相関検出回路、２ｏ・・・・・
・論理演算回路、３ｏ・・・・・・垂直エツジ検出回路
、４０・・・・・ムＮＤゲ−）、５０・・・・・・定常
性検出回路、２２．２３・・・・・・１ライン遅延器。

Claims

【特許請求の範囲】

（１）映像信号の被写体が静止しているにもかかわらず
動きとして検出された偽の動き信号を検出する回路であ
って、入力映像信号の被写体のフレーム間の相関性を検
出する手段と、上記相関性の検出結果に対して各々が一
走査線分の遅延を与える順次に直列接続された第１およ
び第２の遅延素子と、上記第１の遅延素子の入力および
出力ならびに第２の遅延素子の出力の状態に応じて出力
を生ずる論理演算手段とを備えたことを特徴とする偽動
き信号検出回路。
（２）映像信号の被写体が静止しているにもかかわらず
動きとして検出された偽の動き信号を検出する回路であ
って、入力映像信号の被写体のフレーム間の相関性を検
出する手段と、上記相関性の検出結果に対して各々が一
走査線分の遅延を与える順次に直列として接続された第
１および第２の遅延素子と、上記第１の遅延素子の入力
および出力ならびに第２の遅延素子の出力の状態に応じ
て出力を生ずる論理演算手段と、入力映像信号の被写体
の垂直方向のエッジを検出する手段と、上記論理演算手
段からの出力を、上記垂直方向のエッジを検出する手段
からの出力結果を用いてゲートして出力する手段とを備
えたことを特徴とする偽動き信号検出回路。
（３）映像信号の被写体が静止しているにもかかわらず
動きとして検出された偽の動き信号を検出する回路であ
って、入力映像信号の被写体のフレーム間の相関性を検
出する手段と、上記相関性の検出結果に対して各々が一
走査線分の遅延を与える順次に直列として接続された第
１および第２の遅延素子と、上記第１の遅延素子の入力
および出力ならびに第２の遅延素子の出力の状態に応じ
て出力を生ずる論理演算手段と、上記論理演算手段から
の出力結果のうち時間的に定常的に発生している出力結
果のみを検出する手段とを備えたことを特徴とする偽動
き信号検出回路。
（４）映像信号の被写体が静止しているにもかかわらず
動きとして検出された偽の動き信号を検出する回路であ
って、入力映像信号の被写体の時間的な相関性を検出す
る手段と、上記相関性を検出する手段からの出力結果の
うち時間的に定常的に発生している出力結果のみを検出
する手段とを備えたことを特徴とする請求項（１）、（
２）もしくは（３）に記載の偽動き信号検出回路。