JPH0388424A - デジタル・タイム・ベース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタル・タイム・ベース回路、特に、わず
かな時間遅延増分を行うために、２つの位相拘束した発
振器間の周期差を利用するタイム・ドメイン・リフレク
トメータ用のデジタル・タイム・ベース回路に関する。

［従来の技術］ タイム・ベース（時間軸）回路の目的は、タイム・ドメ
イン・リフレクトメータ用の刺激及びデータ取込みシス
テムの如く、測定器の種々の機能を制御するのに必要な
タイミング信号を発生することである。タイム・ドメイ
ン・リフレクトメータ用のタイミング信号は、刺激パル
スに位相拘束（ロック）されたマスク発生器にクロック
信号を供給する。このクロック信号は、各刺激パルスに
対して多くのサンプルの取込み及び処理を制御するのに
用いるサンプル・トリガに位相拘束されている。サンプ
ルに関連した刺激パルスを遅延させるには、わずかな時
間遅延増分が必要になる。これは、アナログ技術、又は
デジタル及びアナログ技術の組み合わせにより達成でき
る。

従来のタイム・ベース回路の一例としては、米国オレゴ
ン州ビーバートンのテクトロニクス社製○Ｆ２３５型フ
ァイバー・オプティカル・タイム・ドメイン・リフレク
トメータに使用されている回路がある。この従来例では
、マスク・クロックを分周して、タイム・ベース回路に
必要なりロック信号を発生する。アナログ傾斜信号を、
刺激パルス・トリガかも発生し、プロセッサが発生した
デジタル値から得た基準レベルと比較して、サンプル・
トリガを発生する。１９８９年６月２０日に発行された
グレン・ベーターマン及びドナルド・エル・ブランドの
米国特許第４８４１４９７号の「補正されたアナログ捕
間によるデジタル・タイム・ベース」も、かかるタイム
・ベース回路を開示しており、特に、発生した傾斜信号
を校正して、より正確な遅延時間を与えることも開示し
ている。

［発明が解決しようとする課題］ しかし、これら従来技術では、測定システムの他の部分
で用いるクロック信号も発生することが必要な分野では
、利用することができなかった。

３− したがって、本発明の目的は、わずかな遅延増分を与え
ると共に、測定システムの他の部分にクロック信号を供
給できるデジタル・タイム・ベース回路の提供にある。

［課題を解決するための手段及び作用］本発明のデジタ
ル・タイム・ベース回路によれば、わずかな時間遅延増
分を達成するために、２個の位相拘束発振器間の周期差
を利用する。基準クロックを第１トリガ発生器に入力し
、サンプル・トリガ信号及び第１位相基準信号を発生す
る。

この第１位相基準信号を位相検出器に入力し、その出力
を用いて、電圧制御発振器（ＶＣＯ）を制御する。この
ＶＣＯは、位相拘束されたクロックを発生する。この位
相拘束されたクロックを第２タイミング・パルス発生器
に入力して、パルス・トリガ及び第２位相基準信号を発
生する。第２位相基準信号を位相検出器に入力して、第
１位相基準信号と比較し、ＶＣｏ用の制御電圧を発生す
る。

測定器の他の部分のタイミング用にこのｖＣＯの出力を
用いる。各タイミング・パルス発生器内のプログラマブ
ル遅ｉｇｌ生器は、各トリガ用の適切な遅延を与える。

この遅延は、１　／　ｄ　ｔの増分で可変である。なお
、ｄｔは、２個の発振器間の周期差である。

本発明のその他の目的、利点及び新規な特徴は、添付図
を参照した以下の説明より理解できよう。

［実施例コ 第１図は、本発明のデジタル・タイム・ベース回路のブ
ロック図である。このタイム・ベース回路１０は、２個
のほぼ等しいチャンネル、即ち、サンプル・チャンネル
２０及びパルス・チャンネル３０を具えており、各チャ
ンネルは、プログラマブル・カウンタ及び制御ロジック
を有している。

サンプル・チャンネル２０は、マスク発振器１２で駆動
されるが、このマスク発振器には、温度補償された水晶
発振器が好適である。パルス・チャンネル３０は、分周
器１８を介して、ＶＣＯ（刺激発振器）１４により駆動
されるが、このｖＣＯは、マスク発振器（基準発振器）
１２に位相拘束される。詳細には後述するが、各チャン
ネル内のカウンタの１個を位相拘束クロック発生器に用
いて、ＶＣＯ周期及びマスク発振器周期間のクロック周
期差を、マスク発振器周期の分数に設定する。

これも詳細に後述するが、各チャンネル内のカウンタの
第２組をプログラマブル遅延カウンタとして用いて、次
の２つの機能を果たす。すなわち、（ａ）取込み、即ち
サンプルの開始を制御するか、刺激パルスの周期及び発
生を制御する。　（ｂ）取込み周期間の時間及びパルス
間の時間を制御する。

遅延カウンタに適切な値を設定することにより、取込み
ウィンドウを設けて、クロック周期差の整数倍であるス
テップ毎に、パルスを位相合わせ（スルー）する。

マスク発振器１２及びＶＣｏ　１４間の基本的なりロッ
ク関係を第２図に示す。これら２個の発振器の相対的周
期を、次式の如き所定の最小サンプル時間増分により設
定する。

ｄｔ　　＝　　ｔｌ−Ｌ２ なお、Ｌｌは、マスク発振器１２の周期であり、ｔ２は
、ＶＣ：０１４の周期である。

ｔ２　＝　（ｎ／（ｎ＋１））ｔｌ と設定すると、 ｄｔ　＝（１／（ｎ＋１））ｔｌ となる。これら発振器の周波数は、最大パルス繰り返し
レート及び最小サンプル時１１１Ｊ増分により決まり、
夫々、次のようになる。

ｄｆ　＝　ｆｌ／ｎ ｆｌ　＝　ｌ／（（ｎ＋１）ｄｔ） 第３図は、サンプル・チャンネル２０又はパルス・チャ
ンネル３０のいずれかに用いる一般的な遅延発生器４０
を示す。遅延発生器へのクロック入力は、マスタ発振器
１２からの５ＣＬＫか、■Ｃ０１４からのＰＣＬＫであ
り、どちらのチャンネルの遅延発生器かにより決まる。

この遅延発生器４０は、プログラマブル・レジスタ／カ
ウンタ及びステート・マシンを具えている。クロック信
号をクロック・カウンタ４２に供給するが、このクロッ
ク・カウンタには、マイクロプロセッサ（図示せず）に
より、特定のチャンネルが必要とするｎ又は（ｎ＋１）
の値が（データ及びロード＝７− 信号により）予めロードされている。クロック・カウン
タ４２は、ゼロ計数になるまでカウント・ダウンをし、
ゼロ計数で、ロック・パルスＬＫを出力する。このロッ
ク・パルスは、サンプル・チャンネル２０ではＳＬＫで
あり、パルス・チャンネル３０ではＰＬＫである。また
、このロック・パルスにより、クロック・カウンタは、
マイクロプロセッサに蓄積された計数値を再ロードする
。

クロック・パルスにより駆動される遅延ステート・マシ
ン４４に、ロック・パルスを入力する。

遅延ステート・マシン４４は、パルス・カウンタ４６か
らの信号ＰＬＳＥ及び遅延カウンタ４８からの信号ＤＬ
ＹＳを受けると共に、マイクロプロセッサからの制御信
号も受ける。遅延ステート・マシン４４の出力は、取込
み器間の開始を示す同期信号５ＹＮＣ１パルス・カウン
タ４６に再ロードされるパルス・ロード信号ＰＬＤ、遅
延カウンタ４８に再ロードされる遅延ロード信号Ｄ　Ｌ
　Ｄ。

所定の開始時点から各クロック・パルス毎に遅延カウン
タをクロックするバッファ・クロックＢＣ８ ＬＫである。マイクロプロセッサは、取込みサイクル内
のパルス期間の数を表す計数値をパルス・カウンタ４６
に予めロードすると共に、取込み期間内の所望の遅延期
間を表す計数値を遅延カウンタ４８に予めロードする。

遅延ステート・マシン４４の同期出力５ＹＮＣ及び遅延
ロード出力ＤＬＤをパルス・ゲート４９に入力するので
、計数値がゼロになるまで、発生した刺激パルス毎に、
パルス・カウンタ４６を１ずつカウント・ダウンする。

なお、計数がゼロになると、取込みサイクルの終了を示
す。取込みサイクルが終了すると、遅延ステート・マシ
ン４４が割り込み信号ＩＮＴを発生し、マイクロプロセ
ッサに取込みサイクルが完了したことを知らせる。

遅延カウンタ４８には、２つの遅延値ｄｉ及びｄ２を予
めロードする。このｄｌは、期間の開始からの遅延時間
を表し、ｄ２は、ｄｌの終了からこの期間の終了までの
遅延時間を表す。遅延カウンタ４８にロードされた遅延
計数は、同期パルス５ＹＮＣの状態で決まる。すなわち
、５ＹＮＣが期間の開始にて出力されたときにｄｌがロ
ードされ、この期間の中間にて５ＹＮＣが出力されない
ときにｄ２がロードされる。遅延カウンタ４８は、遅延
ステート・マシン４４からのバッファ・クロック信号を
用いてカウント・ダウンし、この遅延ステート・マシン
は、遅延計数がゼロの時に遅延ロード出力ＤＬＤを発生
する。

遅延カウンタ４８からの遅延信号ＤＬＹＳ及び遅延ステ
ート・マシン４４からの同期信号５ＹＮＣは、トリガ発
生段である次の段に入力する。どちらのチャンネルの遅
延発生器４０かに応じて、サンプル・ステート・マシン
（第１トリガ発生手段）５２又はパルス・ステート・マ
シン（第２トリガ発生手段）５４のいずれかがアクティ
ブになる。これらステート・マシンは、カウンタ５６を
共用する。このカウンタ５６は、どのステート・マシン
と一緒に用いるかに応じて、サンプル点カウンタ又はパ
ルス幅カウンタとして働く。これら両方のステート・マ
シンは、クロック信号により駆動され、前段の遅延発生
段からの同期信号ＳＹＮＧ及び遅延信号ＤＬＹＳを入力
として受けると共に、共通カウンタ５６からのゼロ計数
出力も受ける。サンプル・ステート・マシン５２は、サ
ンプル・トリガ出力ＳＴ及びクロックＰＴＳＣＬＫを発
生する。このクロックＰＴＳＣＬＫは、クロック・ゲー
ト５３を介して、サンプル点カウンタとしての共通カウ
ンタ５６をクロックする。ロード・ゲート５５を介して
の同期信号５ＹＮＣにより、サンプル点カウンタとして
の共通カウンタ５６に、予めロードされた計数をロード
する。この計数は、取込み期間中に行うサンプル数を表
す。

遅延信号ＤＬＹＳは、サンプル・ステート・マシン５２
からのサンプル・トリガを開始させ、点計数出力は、サ
ンプル・ステート・マシンをアイドル状態に戻す。

同様に、パルス幅カウンタとしての共通カウンタ５６は
、ゲート５５を介して、パルス・ステート・マシン５４
からのパルス幅ロード信号ＰＷＬＤをロードする。なお
、予めロードされた計数は、クロック・サイクルにおけ
る刺激パルスの幅を表１ す。ゲート５３は、クロック信号を共通カウンタ５６に
通過させ、パルス幅をカウント・ダウンする。パルス・
ステート・マシン５４は、遅延信号ＤＬＹＳを受けて、
同期信号５ＹＮＣを受けた後、パルス・トリガを開始し
、共通カウンタ５６からのパルス幅信号を受けてパルス
・トリガを終了させる。

第４図は、位相検出器１６及びＶＣＯ１４の詳細を示す
。位相検出器１６は、入力フリップ・フロップ段６２を
有し、これらフリップ・フロップ段に夫々のチャンネル
からのロック信号ＳＬＫ及びＰＬＫが入力する。フリッ
プ・フロップ段６２の出力をゲート段６４及び誤差増幅
段６６に入力する。ＳＬＫ及びＰＬＫの両方の信号が発
生したときに、ゲート段６４は、フリップ・フロップ段
６２をリセットする。これらフリップ・フロップ段の出
力が同時に高となり、２個の発振器１２．１４が同相で
あることを示すならば、誤差増幅器６６への差動入力は
ゼロとなり、ＶＣＯ１４の入力端において、電圧変化が
生じない。しかし、口２ ツク信号の一方が他方よりも進むと、ロック信号間の期
間中、フリップ・フロップ段の出力が異なり、誤差増幅
器６６に差動電圧入力を供給する。

どちらのロック信号が進んでいるかにより、誤差増幅器
６６は、ＶＣＯ１４へ供給する電圧を増加又は減少して
、出力周波数を変化させる。ＳＬＫ及びＰＬＫ間の差の
時間が長い程、誤差電圧が大きくなる。誤差増幅器６６
のＲＣ回路が完全に充電した際の時間差において、最大
誤差電圧が生じる。

ＶＣＯ１４は、ＬＣ発振段７２を具えており、この発振
段は、公称周波数にて自走し、パルス・チャンネル３０
用の所望周波数となる。位相検出器１６からの誤差電圧
をＬＣ発振段７２に供給して、この発振器をマスク発振
器１２と位相同期させる。バッファ増幅器段７６及び差
動ロジック・レベル変換段７６は、ＶＣＯ周波数を、パ
ルス・チャンネル３０に供給すべきクロック出力に変換
すると共に、刺激パルスとの同期を必要とする測定器の
他の測定部分に供給するクロック出力に変換する。

周期がｔｉのマスタ発振器１２及び周期がｔ２のＶＣＯ
１４により、夫々のチャンネルの遅延カウンタ４８を駆
動する。２個の遅延カウンタ４８の遅延がＳ及びｐクロ
ック・サイクルに夫々プログラムされていれば、遅延サ
イクルの終わりにおける遅延カウンタの出力間の時間差
は、次のようになる。

ｔＳＬＥＷ＝　　ｓｔｌ　−ｐｔ２ 第５図に示す如く、上述のＬ２に値を代入し、ｐ＝ｓ＋
１とすると、 ｔＳＬＥＷ−（（ｓ−ｎ）／（ｎ＋１））ｔｌある定数
ｋを与え、ｓ＝ｎ＋にとすると、各パルス期間に対する
サンプル及びパルスは次のようになる。

ｔｓＬＥＷ＝（（（ｎ＋ｋ）−ｎ／（ｎ＋　１　））ｔ
　１＝（ｋ／（ｎ＋　１　））ｔ　１ ＝ｋｄ　ｔ Ｓがｎの整数倍Ｃであり、ｐがｎ＋１の同じ整数倍のと
き、パルス及びサンプル・トリガは、互いに同じ時点で
常に生じる。一般的に、任意の所定サンプル間隔用に設
定された総合遅延計数は次のようになる。

５＝ｂ ｐ＝ｃ　　（ｎ＋１）＋Ｊ ｍ＝　ｉ　ｎ　ｔ　　（ｋ／　（ｎ＋　１））ｊ＝ｍｏ
ｄ　　（ｋ／　（ｎ＋１）） ここで、ｉｎｔは、演算結果の整数部分であり、ｍｏｄ
は、演算の余りの整数部分である。

パルスとサンプル期間の開始との間にいくらかの絶対時
間遅延を許容するアルゴリズムにするには、これら総合
遅延計数を成分ｓｌ、ｓ２及びｐｌ、ｐ２に分解する。

遅延カウンタ４８をｓｌ及びｐ１クロック・サイクルだ
け遅延するようにプログラムすると、遅延サイクルの終
わりにおける遅延カウンタの出力間の時間差は、次のよ
うになる。

ｔＤＥＬＡＹ　＝　　ｓｌ　　ｔｌ　　−ｐｌ　　ｔ２
又は、ｔ２に代入すると、 ｔＤＥＬＡＹ　＝　　（ｓｌ　−ｐｉ）　　ｔｌ＋ｐｌ
　ｄ　ｔｌ５ となる。ｔ　ＤＥＬＡＹの第１項は、パルス及びサンプ
ル期間の間の「荒い」遅延であり、第２項は、　「細か
い」遅延である。この解法の結果、次のようになる。

ｓ　Ｉ−ｐ　１＝　ｉｎｔ　（ｔ　ＤＥＬＡＹ／　ｔ　
ｌ）ｐ　＝　ｉｎＬ（ｍｏｄ（ｔ　ＤＥＬＡＹ／　ｔ　
Ｉ）／ｄ　ｔ　）ｓ２＝ｓ−ｓｌ ｐ２＝ｐ−ｐｌ ｔ　ＤＥＬＡＹが負ならば、ｐｌは正であり、ｎ＋１は
５ｌ−ｐｌからの「借り」であり、ｐｌに加算し、５ｌ
−ｐｉから１を減算する。

第６図は、本発明による第３図の遅延発生器内のサンプ
ル・タイミング・ステート・マシン用の状態図である。

この第６図に示す如く、電源投入時に、遅延ステート・
マシン４４を「アイドル」状態にリセットする。この遅
延ステート・マシンは、ゴー（ＧＯ）制御信号をマイク
ロプロセッサから受け、２個の発振器の位相一致、即ち
、ロックが生じるまで、アイドル状態を維持する。この
時点で、５ＹＮＣ：が発生し、サンプル期間が開始す６ る。５ＹＮＣは、８クロツク・サイクル期間中だけ発生
する。５ＹＮＣ期間中、第１遅延計数用に第ルジスタが
選択され、サンプル及びパルス・ステート・マシンは、
リセット状態に維持される。

５ＹＮＣが開始した後の４クロツク・サイクル期間中、
遅延カウンタ４８は、第１遅延ａ１数をロードする。遅
延カウンタ４８用のカウンタ・ロード入力を４サイクル
後に５ＹＮＣと同時に発生し、この遅延カウンタは、ク
ロックの次の立ち上がりエツジで計数を開始する。５Ｙ
ＮＣの終わりを用いて、パルス・カウンタ４６をクロッ
クする。取込みサイクル中に発生するサンプル期間の数
をパルス・カウンタ４６にプリセットして、アイドル状
態期間中に、そのパルス・カウンタにロードする。

遅延カウンタ４８の内容がゼロになると、２つの事象が
生じる。すななわち、遅延カウンタ内の第２遅延レジス
タが選択され、その内容が遅延カウンタにロードされる
。この第２０−ド・サイクルが、４クロツク・サイクル
期間中続く。遅延カウンタに第２遅延値が再ロードされ
た後、第２遅延期間が開始する。サンプル期間の第１部
分の間、サンプル・ステート・マシン５２及びパルス・
ステート・マシン５４は、遅延計数がゼロになるまで待
ち、次のクロックで、これらは、動作を開始する。

第２遅延が完了すると、パルス・カウンタ４６の内容が
ゼロ値か試験される。ゼロ値が存在しなければ、このサ
イクルを繰り返し、５ＹＮＣが再び発生する。パルス・
カウンタ４６がゼロに達すると、取込みが完了し、マイ
クロプロセッサ用の割り込みが発生する。マイクロプロ
セッサがアクノレツジ（確認）するまで、割り込みはア
クティブである。そして、遅延ステート・マシン４４は
、ロックが生じるまで、アイドル状態を維持する。

パルス・ステート・マシン５４は、パルス・トリガを発
生して、刺激素子を駆動するが、第７図に示すように、
２つのステート・マシンを具えている。小さな２つのス
テート・マシンは、クロックにより、遅延カウンタ４８
のゼロ出力を同期させる。このステート・マシンを、５
ＹＮＣによりアイドル状態にリセットし、遅延カウンタ
４８がゼロになるまで、その状態に維持する。遅延計数
がゼロになると、ステート・マシンは、　「ラン」状態
にトグルされ、第２ステート・マシンを次のクロックで
開始させる。この第２ステート・マシンの取込みループ
には、３つの状態がある。５ＹＮＣがこのステート・マ
シンを第１状態にリセットすると、ｐ１計数がゼロにな
るまで、それを維持する。この第１状態において、パル
ス幅カウンタ５６のロード制御ライン及びパルス・トリ
ガ出力信号を「アイドル」状態に維持する。第２状態に
おいて、パルス・トリガが発生し、パルス幅カウンタ５
６が減少計数できる。パルス幅計数がゼロになると、ス
テート・マシンは次のクロックで第３状態になる。この
第３状態は、終了状態であり、総べての信号が、それら
のアイドル状態レベル、即ち、状態１に戻る。５ＹＮＣ
がこのステート・マシンを状態１にリセットするまで、
このステート・マシンは状態３を維持する。

９ 第８図は、本発明による第３図の遅延発生器内の遅延ス
テート・マシンの状態図である。この第８図に示す如く
、サンプル・ステート・マシンも、２つのステート・マ
シンを有する。小さな２つのステート・マシンは、クロ
ックにより、遅延カウンタ４８のゼロ出力を同期させる
。このステート・マシンは、５ＹＮＣによりアイドル状
態にリセットされ、遅延計数がゼロになるまで、この状
態を維持する。ゼロ遅延計数において、このステート・
マシンは、　「ラン」状態にトグルし、第２ステート・
マシンを次のクロックで開始させる。サンプル・ステー
ト・マシン５２は、サンプル・トリガに応答して、取込
みデータを蓄積し、マイクロプロセッサによる処理用に
データを転送するが、サンプル・トリガを発生するのに
必要な機能のみをここでは説明する。第２ステート・マ
シンの通常取込みループには、５つの状態がある。５Ｙ
ＮＣがこのステート・マシンを第１状態にリセットする
が、８１計数がゼロになるまで、この状態を維持する。

この第１状態において、総べての信号２０ ラインは、　「アイドル」状態に維持される。状態２へ
の遷移は、サンプル点カウンタ５６の出力を減少させる
と共に、試験する。計数がゼロになると、所望数のサン
プルを行い、現在のパルスでのデータ取込みを終わる。

状態２において、　「サンプル・ゼロ」がゼロ期間中発
生し、状態３でアイドル状態に戻る。サンプル・トリガ
が、その状態の期間中の状態４で発生し、サンプル点カ
ウンタ５６の出力がゼロか試験される。サンプル計数が
ゼロならば、ステート・マシンは、次のクロック・パル
スで状態５に入り、取込みループを終了し、総べての信
号を状態ｌのレベルに戻す。このステート・マシンは、
５ＹＮＣでリセットされたとき、状態１に戻る。サンプ
ル点計数がゼロでないとき、ステート・マシンは、次の
クロックで状態ｌを維持し、サンプル点計数を減少させ
る。

マスクが望ましいならば、ＶＣＯ１４を用いて、パルス
・チャンネルと同様な方法で遅延カウンタを有するマス
ク・チャンネルを駆動する。第９図は、完全な取込み期
間を示し、パルス・チャンネル５ＹＮＣ及びサンプル・
チャンネル５ＹＮＣ信号が、初めに同時に開始する。マ
スク・イネーブル信号は、パルス５ＹＮＣと同時に開始
するが、時間ｍｌだけ遅延している。刺激パルスは、期
間ｐｔだけパルス５ＹＮＣ信号よりも遅延しており、こ
のパルスの開始後、次のパルス５ＹＮＣは、期間ｐ２で
生じる。サンプル・トリガは、サンプル５ＹＮＣパルス
よりも期間ｓｌだけ遅延しており、所望サンプル点の数
及び点の間の間隔で決まるサンプル・ウィンドウの間に
生じる。サンプル・ウィンドウの開始から期間Ｓ２の完
了において、次のサンプル５ＹＮＣが生じる。この点に
おいて、パルス及びサンプル５ＹＮＣの間に差ｔ　５Ｌ
ＥＷがあるので、次のパルス期間中、サンプルは、第１
組のサンプルからオフセットされ、サンプル密度を増加
する。

取込みメモリへの実際の蓄積は、第１Ｏ図に示すように
インタリーブされ、かかる高密度サンプルが得られる。

よって、第１パルスに対して、データをサンプルし、４
番目のメモリ位置毎に蓄積する。第２パルスに対して、
サンプル・トリガをサンプル期間の４分の１だけ合わせ
、データを４番目のメモリ位置毎に次の位置に蓄積する
。高サンプル密度にて、１組の完全なサンプルを累積す
るまで、第３及び第４パルスに対しても、同様にする。

［発明の効果］ よって、本発明は、２個の位相拘束された発振器の周期
遅延が異なるデジタル・タイム・ベース回路を提供でき
る。これら発振器間の周期の差を用いて、小さな時間遅
延増分で、タイム・ドメイン・リフレクトメータ・シス
テムのサンプルに関連した刺激パルスを遅延できる。な
お、この際、プログラマブル・カウンタ及びステート・
マシンを用いて、遅延をデジタル的に決定でき、また、
必要なトリガを発生できる。

【図面の簡単な説明】

第１図は、本発明によるデジタル・タイム・ベース回路
のブロック図、 第２図は、本発明のデジタル・タイム・ベース−お− 回路用のマスク発振器及び電圧制御位相拘束発振器間の
相対タイミングを示すタイミング図、第３図は、本発明
のデジタル・タイム・ベース回路用の遅延発生器のブロ
ック図、 第４図は、本発明のデジタル・タイム・ベース回路用の
位相検出器及び電圧制御発振器の回路図、第５図は、本
発明のデジタル・タイム・ベース回路の動作を表すタイ
ミング図、 第６図は、本発明による第３図の遅延発生器内のサンプ
ル・タイミング・ステート・マシン用の状態図、 第７図は、本発明による第３図の遅延発生器内のパルス
・タイミング・ステート・マシン用の状態図、 第８図は、本発明による第３図の遅延発生器内の遅延ス
テート・マシン用の状態図、 第９図は、オプティカル・タイム・ドメイン・リフレク
トメータにおける本発明のデジタル・タイム・ベース回
路の動作を示す別のタイミング図、第１０図は、本発明
のデジタル・タイム・ベーー別− ス回路を用いたサンプル・データのインタリーブ動作を
示すタイミング図である。 ２： 基準発振器 １４：刺激発振器 ５２二第１トリガ発生手段 ５４　： 第２トリガ発生手段

Claims (1)

1. 【特許請求の範囲】 基準周波数で動作する基準発振器と、 該基準発振器に位相拘束され、公称周波数で動作する刺
   激発振器と、 上記基準発振器から得た第１マーカからプログラム可能
   な第１期間だけ遅延された第１トリガを発生する第１ト
   リガ発生手段と、 上記刺激発振器から得た第２マーカからプログラム可能
   な第２期間だけ遅延された第２トリガを発生する第２ト
   リガ発生手段とを具え、 上記第１及び第２トリガ間の時間差は、上記基準周波数
   及び上記公称周波数間の周期差である時間遅延増分の関
   数であることを特徴とするデジタル・タイム・ベース回
   路。