JPH0381324B2 - - Google Patents

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JPH0381324B2
JPH0381324B2 JP57029938A JP2993882A JPH0381324B2 JP H0381324 B2 JPH0381324 B2 JP H0381324B2 JP 57029938 A JP57029938 A JP 57029938A JP 2993882 A JP2993882 A JP 2993882A JP H0381324 B2 JPH0381324 B2 JP H0381324B2
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JP
Japan
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mos
circuit
mos fet
voltage
fet
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JP57029938A
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JPS58147209A (ja
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Eiji Masuda
Kenji Matsuo
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Priority to EP83101780A priority patent/EP0088291B1/en
Priority to DE8383101780T priority patent/DE3360366D1/de
Priority to US06/469,971 priority patent/US4518880A/en
Publication of JPS58147209A publication Critical patent/JPS58147209A/ja
Publication of JPH0381324B2 publication Critical patent/JPH0381324B2/ja
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Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はいわゆるチヨツパ形あるいはオート
ゼロサンプルドデータ形と呼ばれる電圧比較回路
に用いられる増幅回路の改良に関する。
〔発明の技術的背景とその問題点〕
集積化されたアナログ−デイジタル変換回路等
のアナログICの発展に伴ない、これらICに内蔵
される電圧比較回路としても高性能のものが要求
される。この電圧比較回路に特に要求される特性
としては、高速応答性、オフセツトレスおよび高
分解能の３つがあり、これらの特性は相互に関連
している。
第１図はMOS FETにより構成されたチヨツ
パ形あるいはオートゼロサンプルドデータ形電圧
比較回路に用いられる、従来の増幅回路の構成図
である。この増幅回路はＰチヤネルMOS FET
１１とＮチヤネルMOS FET１２とからなるＣ
−MOSインバータ１３の入力端および出力端間
を、ＮチヤネルMOS FET１４を用いたMOS
FETスイツチ回路１５で接続し、さらにＣ−
MOSインバータ１３の入力端側には結合容量１
６を設けるようにしたものである。そして上記容
量１６の入力端には入力信号INが供給されるよ
うになつているとともに、Ｃ−MOSインバータ
１３からは出力信号OUTが出力されるようにな
つている。また、上記MOS FETスイツチ回路
１５を構成するＮチヤネルMOS FET１４のゲ
ート電極には、このMOS FET１４をスイツチ
制御するための信号Ｓが供給されるようになつて
いて、さらにこのMOS FET１４のバツクゲー
ト電極にはこの増幅回路に供給される電源電圧
VDD（正極性電圧）、接地電圧VSS（基準電圧）のう
ち一方の電圧VSSが供給されるようになつている。
このような構成でなる増幅回路では、まず、
MOS FET１４のゲート電極に供給される制御
信号ＳがVDDレベルに設定されることによつてこ
のMOS FET１４がオンされる。MOS FET１
４がオンされることによりＣ−MOSインバータ
１３の入出力端電圧がその回路しきい値電圧に設
定され、これによつてＣ−MOSインバータ１３
の動作点が設定される。次に、信号ＳがVSSレベ
ルに設定されることによつてMOS FET１４が
オフされ、この状態で入力信号INがＣ−MOSイ
ンバータ１３で増幅される。このような増幅回路
は回路構成が簡単であり、しかも集積化するのに
適しているので、基本的な増幅回路ユニツトとし
て広い応用範囲を有している。また、この原理に
基づく電圧比較回路をアナログ−デイジタル変換
回路に応用した例としては、たとえば
「“Monolithic Expandable ６ Bit 20 MHz
CMOS／SOS Ａ／Ｄ Converter”ANDREW
G.F.DINGWALL，IEEE J.Solid−State
Circuit，vol SC−14，926〜932頁、Dec.1979」
を参照されたい。
上記文献に記載されているアナログ−デイジタ
ル変換回路では高速変換特性が要求され、したが
つて最も動作速度が遅い回路部分の一つである前
記第１図に示すような増幅回路の動作速度が問題
となつてくる。すなわち、上記アナログ−デイジ
タル変換回路に高速変換特性を持たせようとする
ならば、前記増幅回路内のMOSFETスイツチ回
路１５をオンさせてＣ−MOSインバータ１３の
動作点が安定するまでの時間を短かくする必要が
ある。ところが、従来の技術では、前記MOS
FETスイツチ回路１５は単にMOS FET１４を
トランスゲートとして用いているだけなので、そ
のバツクゲート電極には接地電圧VSSが供給され
ている。このため、入力信号INの電圧が高くな
ると、いわゆるバツクゲートバイアス効果の影響
によつて、MOS FET１４のオン抵抗が高くな
り、したがつて、Ｃ−MOSインバータ１３が動
作点に設定されるまでの時間が長くかかるという
欠点がある。また、MOS FETのしきい値電圧
は製造プロセス上ばらつきを生じるので、従来技
術においてしきい値電圧が絶対値で高い方にばら
つくと、前記MOS FET１４のオン抵抗も高く
なり、したがつて、この場合にもＣ−MOSイン
バータ１３が動作点に設定されるまでの時間が長
くかかる欠点がある。
ところで上記欠点を排除するための他の従来技
術では、MOS FETスイツチ回路１５を構成す
るMOS FET１４のオン抵抗を下げるためにそ
のチヤネル幅を増加することが行なわれている。
しかしながら、前記MOS FETスイツチ回路１
５を構成するMOS FET１４では、ゲート電極
とソース電極およびドレイン電極との間に発生す
る寄生容量を介して、そのソース、ドレイン側に
制御信号Ｓのフイードスルー現象による漏れが起
こり、これによつてＣ−MOSインバータ１３の
入出力端両側にオフセツト電圧を生ぜしめるもの
であるが、MOS FET１４のチヤネル幅を増加
すると上記寄生容量の値も増加し、この結果、上
記オフセツト電圧も増加するこになる。したがつ
て、MOS FET１４のチヤネル幅を増加させる
という従来技術では、チヨツパ形あるいはオート
ゼロサンプルドデータ形電圧比較回路としての最
も重要な特性の一つであるオフセツトレス特性が
損なわれる。したがつて、この種の用途に用いら
れる前記MOS FET１４のチヤネル幅すなわち
素子寸法はできるだけ小さくすることが好まし
い。
一方、前記MOS FET１４の素子寸法を最小
にして実際に製造した場合、ゲート電極に供給さ
れる制御信号ＳのVDDレベルが5Vの時、オン抵抗
は10kΩないし100kΩに達するのが通常であり、
特に前記Ｃ−MOSインバータ１３の動作点電圧
が2.5V程度の場合のオン抵抗は高くなり、100kΩ
近辺にまで達することもまれではない。したがつ
て、前記MOS FET１４の素子寸法を最小にす
ると、動作点設定に要する時間が長くかかり、高
速動作を実現することはできない。さらに前記し
たようにMOS FETのしきい値電圧は製造プロ
セス上±0.3V程度ばらつき、特にＮチヤネル
MOS FETの場合にはしきい値電圧が高い方向
にばらつくと、上記オン抵抗はさらに増大するこ
とになる。たとえば、第２図は、チヤネル幅Ｗと
チヤネル長Ｌとの比Ｗ／Ｌがマスク上で６／７の
ＮチヤネルMOS FETのゲート電極に5.0Vの電
圧を供給した場合の、入力電圧（ソース電極ある
いはドレイン電極への供給電圧）対オン抵抗の特
性図である。第２図において、しきい値電圧Vth
＝1.0Vで入力電圧が2.5Vの時のオン抵抗は約
28kΩであり、入力電圧が2.5Vの時にしきい値電
圧Vthが低い方へ0.3Vずれるとオン抵抗は19kΩ、
高い方へ0.3Vずれると65kΩとなる。すなわち、
しきい値電圧が同じ値だけばらついた場合、低い
方へばらつくよりも高い方へばらつく方がオン抵
抗の増加の割合が大きいことがわかる。
〔発明の目的〕
したがつて、この発明の目的は、反転増幅手段
の動作点設定を速やかに行なうことができ、もつ
て高速動作が可能な増幅回路を提供することにあ
る。
〔発明の概要〕
この発明に係る増幅回路では、Ｃ−MOSイン
バータの入力端および出力端間をＮチヤネル
MOS FETを用いたMOS FETスイツチ回路で
接続し、さらに上記ＮチヤネルMOS FETのバ
ツクゲート電極に電源電圧と基準電圧との間の値
を持つバイアス電圧を供給するバイアス発生回路
を設けることによつて、上記MOS FETの見か
け上のしきい値電圧を低くし、これによつて
MOS FETスイツチ回路におけるオン抵抗を低
く保ち、Ｃ−MOSインバータの動作点の設定を
速やかに行なつて高速動作を可能とするようにし
たものである。
〔発明の実施例〕
以下、図面を参照してこの発明の一実施例を説
明する。第３図はこの発明の一実施例回路の構成
図であり、前記第１図の従来回路と対応する箇所
には同一符号を付する。図においてＰチヤネル
MOS FET１１とＮチヤネルMOS FET１２と
でＣ−MOSインバータ（反転増幅手段）１３を
構成し、このインバータ１３の入力端および出力
端間をＮチヤネルMOS FET（MOSスイツチ）１
４で接続し、さらにＣ−MOSインバータ１３の
入力端側には結合容量１６を設ける。そして上記
容量１６の入力端には入力信号INが供給される
ようになつているとともに、Ｃ−MOSインバー
タ１３からは出力信号OUTが出力されるように
なつている。また、上記ＮチヤネルMOS FET
１４のゲート電極には、このMOS FET１４を
スイツチ制御するための信号Ｓが供給されるよう
になつている。さらに上記Ｃ−MOSインバータ
１３に与えられる電源電圧VDD、接地電圧VSSを
それぞれの印加点間にＰチヤネルMOS FET２
１とＮチヤネルMOS FET２２のソース、ドレ
イン間を直列接続し、両FETのドレイン共通接
続点をバイアス電圧出力端２３としてさらにこの
バイアス電圧出力端２３にＰチヤネルMOS
FET２１とＮチヤネルMOS FET２２の両ゲー
ト電極を接続してバイアス発生回路２４を構成す
る。また、上記バイアス発生回路２４のバイアス
電圧出力端２３を上記ＮチヤネルMOS FET１
４のバツクゲート電極に接続する。
すなわち、第３図に示す実施例回路は、Ｃ−
MOSインバータ１３の入出力端間をMOSスイツ
チとしてのＮチヤネルMOS FET１４で接続し、
このMOS FET１４のバツクゲート電極にバイ
アス発生回路２４からの接地電圧VSS以上のバイ
アス電圧を常に供給するようにしたものである。
上記構成でなる実施例回路において、バイアス
発生回路２４はＣ−MOSインバータの入出力端
間を短絡した如き回路構成となつているため、そ
のバイアス電圧出力端２３における電圧は、次の
(1)式で表わせるＣ−MOSインバータとしての回
路しきい値電圧Vthcに等しい。
ここで、 VthP：ＰチヤネルMOS FET２１のしきい値電
圧 VthN：ＮチヤネルMOS FET２２のしきい値電
圧 であり、さらにKP，KNはＰチヤネルMOS FET
２１およびＮチヤネルMOS FET２２のドレイ
ン電流IDSの係数で、 KP＝１／２・WP／LP・εpx／tpx・μP ……(2) KN＝１／２・WN／LN・εpx／tpx・μN ……(3) である、またここで、 WP，WN：ＰチヤネルMOS FET２１およびＮチ
ヤネルMOS FET２２の各チヤネル幅 LP，LN：ＰチヤネルMOS FET２１およびＮチ
ヤネルMOS FET２２の各チヤネル長 tpx：ゲート絶縁膜の厚さ εpx：ゲート絶縁膜の誘電率 μP，μN：正孔および電子の各実効移動度 である。
上記(1)〜(3)式から明らかなように、Ｃ−MOS
インバータとしての回路しきい値電圧Vthc、すな
わちバイアス発生回路２４のバイアス電圧出力端
２３の電圧として、ＰチヤネルMOS FET２１
およびＮチヤネルMOS FET２２のチヤネル幅、
チヤネル長の設定によつて、VDDとVSSの間の値
を持つ電圧を得ることができる。すなわち、
MOSスイツチとしてのＮチヤネルMOS FET１
４のバツクゲート電極にはVSS以上のバイアス電
圧が供給され、これによつてこのMOS FET１
４の見かけ上のしきい値電圧は従来よりも低下す
ることになり、したがつて、このMOS FET１
４のオン抵抗は従来よりも十分に低い値とするこ
とができる。
ところで、上記MOS FET１４のバツクゲー
ト電極に供給される電圧は、オン抵抗のみを考え
れば高ければ高い程好ましく、VDDそのものの値
に設定すればよいが、反面消費電流の点で問題が
生じる。これはMOSスイツチとして用いられる
ＮチヤネルMOS FET１４のバツクゲート電極
とソース電極およびドレイン電極それぞれの間に
は、バツクゲート電極側をＰ導電型層とするPN
接合が構造上発生し、いまMOS FET１４のバ
ツクゲート電極にVDDそのものを供給すると、バ
ツクゲート電極からソース電極あるいはドレイン
電極に向つて流れる電流が常に生じることになつ
て消費電流が極めて大きくなつてしまう。したが
つて、上記ＮチヤネルMOS FET１４のバツク
ゲート電極に供給されるバイアス電圧は、消費電
流を考慮して、VDDとVSSとの間の値を持つ電圧
に設定する必要がある。
さらに第３図に示す回路を集積化する場合、
MOSスイツチであるＮチヤネルMOS FET１４
とバイアス発生回路２４内のＮチヤネルMOS
FET２２は同一プロセスで製造されるため、そ
れぞれのしきい値電圧は所定のしきい値電圧に対
して同一方向にばらつく。そこでいま、たとえば
MOS FET１４のしきい値電圧が高い方にばら
つき、この結果、そのオン抵抗が所定値よりも高
くなつたとすると、MOS FET２２のしきい値
電圧も高い方にばらつき、前記(1)式で表わされる
バイアス発生回路２４からのバイアス電圧は高く
なる。するとMOS FET１４の実質的なしきい
値電圧は下げられるため、このMOS FET１４
のオン抵抗は下げられる。
一方、上記とは逆に、MOS FET１４のしき
い値電圧が低い方にばらつき、そのオン抵抗が所
定値よりも低くなつた場合（増幅回路にとつてオ
ン抵抗が低くなることは好ましいことではある
が）、MOS FET２２のしきい値電圧も低い方向
にばらつき、前記(1)式で表わされるバイアス発生
回路２４からのバイアス電圧は低くなる。したが
つて、この場合、MOS FET１４の実質的なし
きい値電圧は上げられるため、このMOS FET
１４のオン抵抗は上げられる。すなわち、バイア
ス発生回路２４からのバイアス電圧をMOS
FET１４のバツクゲート電極に供給することに
より、MOS FET１４のオン抵抗をほぼ常に一
定値に近ずけることができ、特にしきい値電圧が
高くなつた場合のMOS FET１４のオン抵抗の
上昇を防止することができる。
第４図は上記実施例回路における、MOS
FET１４とバイアス発生回路２４の部分の具体
的な素子構造を示す断面図である。図においてＮ
型の半導体基板１０１に二つのＰウエル領域１０
２，１０３が形成され、この一方のＰウエル領域
１０２内にはMOS FET１４のソース、ドレイ
ンとなる一対のN+型領域１０４，１０５と、こ
のＰウエル領域１０２すなわちMOS FET１４
のバツクゲート電極に対してコンタクトをとるた
めのP+型領域１０６が設けられる。さらに他方
のＰウエル領域１０３内には、バイアス発生回路
２４を構成する一方のMOS FET２２のソース、
ドレインとなる一対のN+型領域１０７，１０８
と、このＰウエル領域１０３に対してコンタクト
をとるためのP+型領域１０９が設けられ、基板
１０１にはバイアス発生回路２４を構成する他方
のMOS FET２１のソース、ドレインとなる一
対のP+型領域１１０，１１１が設けられる。そ
して、上記一対のN+型領域１０４，１０５上に
またがつてMOS FET１４のゲート電極１１２
が設けられ、このゲート電極１１２には信号Ｓが
供給される。また、上記一対のN+型領域１０７，
１０８上にまたがつてMOS FET２２のゲート
電極１１３が、一対のP+型領域１１０，１１１
上にまたがつてMOS FET２１のゲート電極１
１４がそれぞれ設けられ、この両ゲート電極１１
３，１１４は共にバイアス電圧出力端２３に接続
される。さらにこの出力端２３には前記N+型領
域１０７、前記P+型領域１１０が接続され、出
力端２３は前記P+型領域１０６に接続される。
前記P+型領域１１１は電源電圧VDD印加点に接続
され、前記N+型領域１０８および前記P+型領域
１０９は接地電圧VSS印加点に接続される。
第５図は前記第２図に示す特性図の場合と同様
に、MOSスイツチとなるＮチヤネルMOS FET
１４のチヤネル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌ
をマスク上で6/7に設定し、そのゲート電極に
5.0Vの電圧を供給し、かつバイアス発生回路２
４内のＰチヤネルMOS FET２１のＷ／Ｌをマ
スク上で6/42に、ＮチヤネルMOS FET２２の
Ｗ／Ｌをマスク上で35/7にそれぞれ設定して
MOS FET１４のバツクゲート電極に供給され
るバイアス電圧が約1.2V〜1.5Vとなるようにし
た場合の、入力電圧対オン抵抗の特性図である。
第５図から明らかなように、入力電圧が2.5Vで
かつMOS FET１４のしきい値電圧Vthが0.7V、
1.0V、1.3Vの時でそれぞれ15kΩ、18kΩ、25kΩ
のオン抵抗値となつている。これらの値は、前記
第２図の場合の19kΩ、28kΩ、65kΩに比較して
大幅に低減化されていることは著明である。ま
た、MOS FET１４のしきい値電圧が製造プロ
セス上ばらついた場合でも、オン抵抗のばらつき
は従来に比較して大幅に改善されている。また、
この第５図におけるオン抵抗の値は前記バイアス
電圧が1.2V〜1.5Vの場合であるが、前記バイア
ス発生回路２４内のＰ，Ｎ両チヤネルのMOS
FET２１，２２の素子寸法の設定を変更するこ
とによつて、たとえば2.0V〜2.5Vに上昇させる
こともできる。そして、このバイアス電圧を高め
ることによつて、上記MOS FET１４のオン抵
抗をさらに低下させることができるとともに、し
きい値電圧のばらつきに対してもその影響をより
小さくすることができるが、前記したようにこの
バイアス電圧の値は消費電流を考慮して決定され
るべきである。
第６図ないし第８図はそれぞれこの発明の他の
実施例を示すものであり、前記バイアス発生回路
２４の他の例の構成図である。第６図に示すもの
はVDD印加点とバイアス電圧出力端２３との間に
定電流源回路３１を接続し、またバイアス電圧出
力端２３とVSS印加点との間に抵抗３２と前記
MOS FET１４と同一チヤネル、すなわちＮチ
ヤネルMOS FET３３のドレイン、ソース間を
直列接続し、さらにこのMOS FET３３のゲー
ト電極をバイアス電圧出力端２３に接続するよう
にしたものである。このような構成でなるバイア
ス発生回路では、定電流源回路３１の出力電流
Ｉ、抵抗３２の抵抗値ＲおよびMOS FETの素
子寸法それぞれに応じた、VDDとVSSの間の値を
持つバイアス電圧が出力される。また、この回路
において抵抗３２が存在しないと仮定し、MOS
FET３３のしきい値電圧をVthN33、バイアス電圧
をV0とすると、Ｉ，Vth33，V0間には次のような
比例式が成立する。
Ｉ∝Ｋ（V0−Vth33）2 ……(4) Ｋ：比例定数 上記(4)式は、MOS FET３３のしきい値電圧
Vth33が高くなるとバイアス電圧V0も高くなり、
これとは反対にVth33が低くなるとV0も低くなる
こと示している。したがつて、このバイアス発生
回路からのバイアス電圧を用いても、第３図回路
内のバイアス発生回路２４の時と同様に、製造プ
ロセス上のしきい値電圧のばらつきに対して
MOS FET１４のオン抵抗をほぼ一定値に近ず
けることができる。なお、抵抗３２はMOS
FET３３のドレイン、ソース間電圧に一定の電
圧を加算せしめたバイアス電圧V0を得るために
設けられている。
第７図に示す回路はVDD印加点とバイアス電圧
出力端２３との間に負荷抵抗４１を接続し、また
バイアス電圧出力端２３とVSS印加点との間に前
記MOS FET１４と同一チヤネルの、すなわち
ＮチヤネルMOS FET４２のドレイン、ソース
間を接続し、さらにこのMOS FET４２のゲー
ト電極をバイアス電圧出力端２３に接続するよう
にしたものである。このような構成でなるバイア
ス発生回路では、負荷抵抗４１の抵抗値とMOS
FET４２の素子寸法に応じた、VDDとVSSとの間
の値を持つバイアス電圧が出力される。また、こ
の回路において、出力されるバイアス電圧を
V0′，MOS FET４２のしきい値電圧をVth42とす
るとV0′とVth42との間には次のような比例式が成
立する。
V0′∝１／K′VthN42 ……(5) K′：比例定数 上記(5)式は、MOS FET４２のしきい値電圧
Vth42とバイアス電圧V0′とが比例していることを
表わすものであり、したがつて、この回路を用い
ても、製造プロセス上のしきい値電圧のばらつき
に対してMOS FET１４のオン抵抗をほぼ一定
値に近ずけることができる。
ところで、上記第６図および第７図に示すバイ
アス発生回路ではいずれの場合でも、出力される
バイアス電圧はＮチヤネルMOS FET３３また
は４２のしきい値電圧に応じて変化するものであ
つたが、MOS FET１４のしきい値電圧のばら
つきを考慮せず、そのオン抵抗が単に低くなれば
よいような場合には、第８図に示すようなバイア
ス発生回路も使用可能である。すなわち、第８図
に示す回路は、VDD印加点とVSS印加点との間に
２個の抵抗５１，５２を直列接続して、その直列
接続点であるバイアス電圧出力端２３から上記２
個の抵抗５１，５２の抵抗比に応じて分割された
一定バイアス電圧を得るようにしたものである。
したがつて、この回路で得られるバイアス電圧を
前記MOS FET１４のバツクゲート電極に供給
することにより、MOS FET１４のオン抵抗を
従来よりも十分に低い値とすることができる。
第９図はこの発明の応用例回路の構成図であ
る。この回路は信号反転増幅用のＣ−MOSイン
バータ６１，６２，６３それぞれ、これら各イン
バータの入出力端間を短絡して動作点を設定する
ためのＮチヤネルMOS FET６４，６５，６６
それぞれおよび結合容量６７，６８，６９それぞ
れからなる増幅回路７１，７２，７３をカスケー
ド接続して、全体として高いゲインを持つ増幅回
路を構成するようにしたものである。また、上記
増幅回路のうち、初段の増幅回路７１内のMOS
FET６４のバツクゲート電極には、Ｃ−MOSイ
ンバータの入出力端間を短絡して構成されるバイ
アス発生回路７４からのバイアス電圧V01が供給
され、中間段の増幅回路７２内のMOS FET６
５のバツクゲート電極には、同じくＣ−MOSイ
ンバータの入出力端間を短絡して構成されるバイ
アス発生回路７５からのバイアス電圧V02が供給
され、さらに終段の増幅回路７３内のMOS
FET６６のバツクゲート電極には、同じくＣ−
MOSインバータの入出力端間を短絡して構成さ
れるバイアス発生回路７６からのバイアス電圧
V03が供給される。そして、各Ｃ−MOSインバー
タ６１，６２，６３および各バイアス発生回路７
４，７５，７６に供給される電源電圧VDDがたと
えば5.0Vの場合に、上記バイアス電圧V01，V02，
V03として2.0V〜2.5V，1.5V〜2.0V，1.2V〜
1.5Vがそれぞれ得られるように各バイアス発生
回路７４，７５，７６内の素子寸法比が設定され
る。なお、MOS FET６４，６５，６６のゲー
ト電極には制御信号Ｓが共通に供給される。この
ような構成でなる回路では、入力信号INに近い
側の増幅回路ほど小さい電圧の信号を取り扱うた
め、それだけ動作点設定用のMOS FETのオン
抵抗値を小さくして動作速度を高める必要があ
る。このため、入力信号INに最も近い初段の増
幅回路７１内のMOS FET６４のバツクゲート
電極に最も高いバイアス電圧を供給するようにし
て、全体として高速でしかもオフセツトレス特性
を有する電圧比較回路が構成可能な増幅回路とし
ている。
なお、この発明は上記実施例に限定されるもの
ではなく、たとえば第３図において、Ｃ−MOS
インバータ１３の入出力端間を接続するMOSス
イツチはＮチヤネルMOS FET１４である場合
について説明したが、これはＰチヤネルMOS
FETを用いてもよく、Ｐチヤネルのものを用い
る場合には前記各バイアス発生回路の電源電圧
VDDと接地電圧VSSとの関係を逆にする必要があ
る。また、さらにSOS CMOSプロセスを用いる
ならば、第１０図に示すように、MOSスイツチ
としてＮチヤネルMOS FET８１とＰチヤネル
MOSFET８２を並列接続したMOSスイツチを用
いることもでき、この場合のバイアス発生回路と
してたとえば入出力端間が短絡されたＣ−MOS
インバータを用いるならば図示の如き構成とな
る。すなわち、ＮチヤネルMOS FET８１のバ
ツクゲート電極にバイアス電圧をあたえるための
バイアス発生回路８３は、VDD印加点とVSS印加
点との間にＰチヤネルMOS FET８４とＮチヤ
ネルMOS FET８５が直列接続され、かつ両ゲ
ート電極がそのドレイン共通接続点に接続される
如き構成となる。他方、ＰチヤネルMOS FET
８２のバツクゲート電極にバイアス電圧を与える
ためのバイアス発生回路８６は、VSS印加点と
VDD印加点との間にＰチヤネルMOS FET８７と
ＮチヤネルMOS FET８８が直列接続され、か
つ両ゲート電極がそのドレイン共通接続点に接続
される如き構成となる。
前記した実施例または応用例は、いずれの場合
でもこの発明をアナログ−デイジタル変換回路の
電圧比較回路に適用したものであつたが、次にこ
の発明をスイツチド・キヤパシタ積分回路に応用
した例について説明する。
第１１図は従来技術によるスイツチド・キヤパ
シタ積分回路の回路構成図である。すなわち、こ
の回路はφ1のタイミングでMOS FET２０１を
オンさせて、入力信号INにより容量２０２に電
荷を充電し、次にφ2のタイミングでMOS FET
２０３をオンさせて容量２０２の放電を行なう。
つまり、二つのMOS FET２０１，２０３は抵
抗素子として働き、この抵抗素子を通つた信号が
容量２０４および演算増幅器２０５からなる回路
で積分されるものであり、その詳細な動作は「J.
T.Caves etal：Sampled Analog Filtering
Using Switched Capacitors as Resistor
Equivalents，IEEE Ｊ of Solid−State−
Circuits，vol.SC−12，No.６，Dec.1977，p592〜
p599」を参照されたい。
この積分回路において抵抗素子として働く二つ
のMOS FET２０１，２０３では、その抵抗が
問題となつてくる。すなわち、一般にオン抵抗が
大きくなると、積分回路の容量比の減少を意味
し、特性が劣化してくる。そこで二つのMOS
FET２０１，２０３の素子寸法は大きい程望ま
しいわけであるが、前記電圧比較回路の場合と同
様に、MOS FET特有のゲート・ソース間、ゲ
ート・ドレイン間の寄生容量によるクロツク信号
のフイードスルーによる悪影響があるため、
MOS FET２０１，２０３の寸法を小さくせざ
るを得ない。そこで第１２図に示すように、上記
従来のスイツチド・キヤパシタ積分回路にこの発
明を応用して、MOS FET２０１のバツクゲー
ト電極にＰチヤネルMOS FET２０６およびＮ
チヤネルMOS FET２０７からなるバイアス発
生回路２０８で得られるバイアス電圧Vg1を供給
し、またMOS FET２０５のバツクゲート電極
にＰチヤネルMOS FET２０９およびＮチヤネ
ルMOS FET２１０からなるバイアス発生回路
２１１で得られるバイアス電圧Vg2を供給するこ
とによつて、MOS FET２０１，２０５のオン
抵抗を小さくするようにしたものであり、φ1，
φ2の切換期間内に電荷の充放電は完了される。
また、MOS FET２０１，２０５の素子寸法は
最小にでき、この結果、フイールドスルーの影響
は最小限におさえるこが可能となり、高集積化を
実現できる。
〔発明の効果〕
以上説明したようにこの発明によれば、反転増
幅手段の動作点設定を速やかに行なうことがで
き、もつて高速動作が可能な増幅回路を提供する
ことができる。
【図面の簡単な説明】
第１図は従来の増幅回路の構成図、第２図は
MOS FETをMOSスイツチとして用いた時のそ
の特性図、第３図はこの発明の一実施例の構成
図、第４図はその一部分の素子構造を具体的に示
す断面図、第５図は上記実施例回路内のMOSス
イツチの特性図、第６図ないし第８図はそれぞれ
この発明の他の実施例に係るバイアス発生回路の
構成図、第９図はこの発明の応用例の構成図、第
１０図はこの発明の変形例の構成図、第１１図は
従来のスイツチド・キヤパシタ積分回路の構成
図、第１２図はこの発明をスイツチド・キヤパシ
タ積分回路に応用した応用例の構成図である。 １１，２１，８２，８４，８７……Ｐチヤネル
MOS FET、１２，１４，２２，３３，４２，
６４，６５，６６，８１，８５，８８……Ｎチヤ
ネルMOS FET、１３，６１，６２，６３……
Ｃ−MOSインバータ、１６，６７，６８，６９
……結合容量、２４，７４，７５，７６，８３，
８６……バイアス発生回路、３１……定電流源回
路、３２，５１，５２……抵抗、４１……負荷抵
抗。

Claims (1)

  1. 【特許請求の範囲】 １ 互いに異なるチヤネルのMOSFETからなる
    相補型MOSインバータで構成された反転増幅手
    段と、 この反転増幅手段の入出力端間を短絡すること
    によりこの反転増幅手段の動作点を設定する少な
    くとも一つのMOSFETからなるMOSスイツチ
    と、 上記MOSスイツチを構成するMOSFETと同一
    極性のMOSFETを含み入出力端間が短絡された
    反転回路からなり、その出力電圧が上記MOSス
    イツチを構成するMOSFETのバツクゲート電極
    に供給されるバイアス発生回路と を具備したことを特徴とする増幅回路。
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