【発明の詳細な説明】[Detailed description of the invention]
本発明は、複数の入力デジタル色信号の重み付
け加算を行ない、出力デジタル色信号を形成する
デジタルマトリクス回路に関し、特に、複数種類
の出力デジタル色信号を時分割的に出力するよう
にしたデジタルマトリクス回路に関する。
一般に、カラーテレビジヨンカメラにて得られ
る撮像出力から例えばNTSC方式のカラーテレビ
ジヨン信号を形成するには、第１図に示すよう
に、上記撮像出力として与えられる三原色信号に
ついて、第１ないし第３のマトリクス回路１，
２，３によりそれぞれ所定の重み付け加算合成を
行なうことにより輝度信号EYと二つの色信号EI，
EQとを作り出し、上記EY，EI，EQの三つの信号
を用いてNTSC方式に従つたエンコードを行なつ
ている。
ここで、NTSC方式では、三原色信号を赤色信
号ER、緑色信号EG、青色信号EBとして、
EY＝0.30ER＋0.59EY＋0.11EB ……第１式
なる第１式にて輝度信号EYを表わすことができ
る。また、各色信号EI，EQは、
EI＝0.74（ER−EY）−0.27（EB−EY）
＝0.60ER−0.28EG−0.32EB ……第２式
EQ＝0.48（ER−EY）＋0.41（EB−EY）
＝0.21ER−0.52EG＋0.41EB ……第３式
そして、上記各信号EY，EI，EQをデジタル処
理にて合成する場合には、
EY
EI
EQ＝（aij）ER
EG
EB ……第４式
（ここで、aij＝5
〓h=1
αijk・2-K、αij＝−１、０、１
である。）
なる第４式にて示される行列式の行列要素を例え
ば第１表に示すように設定して
EY＝（１／４＋１／16）ER＋（１／２＋１／16）ER＋１
／８EB≒0.31ER＋0.44ER＋0.13EB……第５式
EI＝（１／２＋１／16＋１／32）ER−（１／４＋１／32
）EG−（１／４＋１／16）EB≒0.59ER−0.28EG−0.31EB
……第６式
EQ＝（１／４−１／32）ER−（１／２＋１／32）EG＋（
−１／４＋１／16）EB≒0.22ER−0.53EG＋0.31EB……第
７式
なる第５式、第６式、第７式のデジタル加算演算
を行なえば良い。
The present invention relates to a digital matrix circuit that performs weighted addition of a plurality of input digital color signals to form an output digital color signal, and particularly relates to a digital matrix circuit that outputs a plurality of types of output digital color signals in a time-divisional manner. Regarding. Generally, in order to form, for example, an NTSC color television signal from the imaging output obtained from a color television camera, as shown in FIG. matrix circuit 1,
By performing predetermined weighted addition synthesis using 2 and 3, respectively, the luminance signal E Y and the two color signals E I ,
EQ is generated, and encoding according to the NTSC system is performed using the three signals EY , EI , and EQ mentioned above. Here, in the NTSC system, the three primary color signals are the red signal E R , the green signal E G , and the blue signal E B , and E Y = 0.30 E R + 0.59 E Y + 0.11 E B ...The first equation is the first equation. can represent the luminance signal EY . Also, each color signal E I and E Q are as follows: E I =0.74 (E R −E Y )−0.27 (E B −E Y ) =0.60E R −0.28E G −0.32E B ……Second formula E Q =0.48(E R −E Y )+0.41(E B −E Y ) =0.21E R −0.52E G +0.41E B ……3rd equation Then, each of the above signals E Y , E I , E Q When synthesizing by digital processing, E Y E I E Q = (a ij ) E R E G E B ...4th formula (where, a ij = 5 〓 h=1 α ijk・2 -K , α ij =−1, 0, 1
It is. ) For example, by setting the matrix elements of the determinant shown in the fourth equation as shown in Table 1, E Y = (1/4 + 1/16) E R + (1/2 + 1/16) E R +1.
/8E B ≒0.31E R +0.44E R +0.13E B ... 5th formula E I = (1/2 + 1/16 + 1/32) E R - (1/4 + 1/32
)E G −(1/4+1/16)E B ≒0.59E R −0.28E G −0.31E B
...6th formula E Q = (1/4 - 1/32) E R - (1/2 + 1/32) E G + (
-1/4+1/16)E B ≒0.22E R -0.53E G +0.31E B .... Digital addition calculations of the 7th equation, 5th, 6th, and 7th equations, may be performed.
【表】
ところで、従来のデジタルマトリクス回路で
は、上記第５式のデジタル演算を行ないEY信号
を合成する第１のデジタルマトリクス回路と、上
記第６式のデジタル演算を行ないEI信号を合成す
る第２のデジタルマトリクス回路と、上記第７式
のデジタル演算を行ないEQ信号を合成する第３
のデジタルマトリクス回路とを、それぞれ個別に
構成していたので、EY信号専用、EI信号専用、
EQ信号専用の３種類の集積回路が必要であつた。
そこで、本発明は、上述の如き従来のデジタル
マトリクス回路の実情に鑑み、NTSC方式などの
標準テレビジヨン方式に適合した搬送色信号を簡
単に得ることができるようにすることを目的と
し、１個のデジタルマトリクス回路により複数種
類の出力デジタル色信号を形成して時分割的に出
力するようにして、構成を簡略化したデジタルマ
トリクス回路を提供するものである。
以下、本発明の一実施例について図面に従い詳
細に説明する。
本発明に係るデジタルマトリクス回路の第１の
実施例を示す第２図において、第１ないし第３の
信号入力端子１１，１２，１３には、図示しない
カラーテレビジヨンカメラにて得られる三原色信
号ER，EG，EBがそれぞれアナログ・デジタル処
理によりデジタル化され例えば８ビツトのBCD
コードにて各信号レベルを示すデジタル信号とし
て供給される。
この第１の実施例のデジタルマトリクス回路１
０は、13個の乗算回路１０１，１０２，１０３，
１０４，１０５，１０６，１０７，１０８，１０
９，１１０，１１１，１１２，１１３と、５個の
加算回路１２１，１２２，１２３，１２４，１２
５と、図示しない外部制御信号入力端子に供給さ
れる外部制御信号CTLの論理値に応じて切換動
作を行なう３個のスイツチ回路１３１，１３２，
１３３とを備え、次のように構成されている。
すなわち、第１の信号入力端子１１は乗数が
「16」の第１の乗算回路１０１と乗数が「２」の
第２の乗算回路１０２と乗数が「１」の第３の乗
算回路１０３に接続されている。上記第１ないし
第３の乗算回路１０１，１０２，１０３は、各乗
算出力を第１の加算回路１２１に供給している。
ここで、上記第２の乗算回路１０２と第１の加算
回路１２１との間に第１のスイツチ回路１３１を
設けてあり、上記第２の乗算回路１０２による乗
算出力は、第１のスイツチ回路１３１を介して第
１の加算回路１２１に供給されるようになつてい
る。
上記第１のスイツチ回路１３１は外部制御信号
CTLにより開閉動作制御されており、上記外部
制御信号CTLが論理「１」のときに閉成状態と
なり上記第２の乗算回路１０２による乗算出力を
第１の加算回路１２１に供給し、上記外部制御信
号CTLが論理「０」のときに開成状態となつて
上記第２の乗算回路１０２による乗算出力の第１
の加算回路１２１への供給を禁止する。
また、第２の信号入力端子１２は乗数が「８」
の第４の乗算回路１０４と乗数が「２」の第５の
乗算回路１０５とに接続されている。上記第４お
よび第５の乗算回路１０４，１０５は各乗算出力
を第２の加算回路１２２に供給している。この第
２の加算回路１２２はその加算出力を乗数が「−
１」の第６の乗算回路１０６を介して第３の加算
回路１２３に供給している。また、上記第３の加
算回路１２３は、上記第１の加算回路１２１によ
る加算出力が供給されており、その加算出力が乗
数が「１」の第７の乗算回路１０７と乗数が「−
１」の第８の乗算回路１０８とに供給している。
さらに、上記第３の信号入力端子１３は、乗数
が「８」の第９の乗算回路１０９と乗数が「１」
の第10の乗算回路１１０と乗数が「−１」の第11
の乗算回路１１１に接続されている。上記第９な
いし第11の乗算回路１０９，１１０，１１１は、
各乗算出力を第４の加算回路１２４に供給してい
る。ここで、上記第10および第11の乗算回路１１
０，１１１と第４の加算回路１２４との間に第２
のスイツチ回路１３２を設けてあり、各乗算出力
を上記第２のスイツチ回路１３２にて選択して第
４の加算回路１２４に供給するようになつてい
る。
上記第２のスイツチ回路１３２は外部制御信号
CTLにより切換動作制御されており、上記外部
制御信号CTLが論理「０」のときに第10の乗算
回路１１０による乗算出力を第４の加算回路１２
４に供給し、また、上記外部制御信号CTLが論
理「１」のときに第11の乗算回路１１１による乗
算出力を第４の加算回路１２４に供給する。
そして、上記第４の加算回路１２４は、その加
算出力を乗数が「−１」の第12の乗算回路１１２
を介して第５の加算回路１２５に供給している。
さらに、この第５の加算回路１１５には、上記第
７および第８の乗算回路１０７，１０８による各
乗算出力が第３のスイツチ回路１２３を介して選
択的に供給されている。
上記第３のスイツチ回路１３３は、外部制御信
号CTLにより切換動作制御されており、上記外
部制御信号CTLが論理「０」のときに第７の乗
算回路１０７による乗算出力を第５の加算回路１
２５に供給し、また、上記外部制御信号CTLが
論理「１」のときに第８の乗算回路１０８による
乗算出力を第５の加算回路１２５に供給する。
そして、上記第５の加算回路１２５は、その加
算出力を乗数が「１／32」の第13の乗算回路１１３
を介して信号出力端子１５から出力するようにな
つている。
上述の如き構成の第１の実施例においては、第
１の信号入力端子１１にEG信号を供給し、第２
の信号入力端子１２にEB信号を供給し、さらに、
第３の信号入力端子１３にEG信号を供給して、
論理「０」なる外部制御信号CTLにより第１な
いし第３のスイツチ回路１３１，１３２，１３３
の動作を指定することによりNTSC方式における
EI信号を信号出力端子１５に得ることができる。
すなわち、外部制御信号CTLが論理「０」で
あるときには、第１の加算回路１２１により（１
＋６＋２＋１）・ERなる加算出力が得られ、第５
の加算回路１２５には第３のスイツチ回路１３３
を介して第７の乗算回路１０７から（16＋２＋
１）・ER−（８＋２）・EBなる乗算出力が供給され
る。また、第４の加算回路１２４により（８＋
１）・EGなる加算出力が得られ、上記第５の加算
回路１２５には第12の乗算回路１１２から−（８
＋１）・EGなる乗算出力が供給される。従つて、
上記第５の加算回路１２５にて（12＋２＋１）・
ER−（８＋１）・EG−（８＋２）・EBなる加算出力
が得られ、第13の乗算回路１１３を介して信号出
力端子１５に
EI＝１／32（19・ER−９・EG−10・EB）≒0.59ER−0.28
EG−0.31EB……第８式
なる第８式にて示されるEI信号を得ることができ
る。
また、上述の第１の実施例において、第１の信
号入力端子１１にEG信号を供給し、第２の信号
入力端子１２にEB信号を供給し、さらに、第３
の信号入力端子１３にER信号を供給して、論理
「１」なる外部制御信号CTLにより各スイツチ回
路１３１，１３２，１３３の動作指定を行なうこ
とによりNTSC方式におけるEQ信号を信号出力
端子１５に得ることができる。
すなわち、外部制御信号CTLが論理「１」で
あるときには、第１の加算回路１２１により（16
＋１）・EGなる加算出力が得られ、第５の加算回
路１２５には第３のスイツチ回路１３３を介して
第８の乗算回路１０８から−（16＋１）・EG＋（８
＋２）・EBなる乗算出力が供給される。また、第
４の加算回路１２４により（８−２）・ERなる加
算出力が得られ、第５の加算回路１２５には第12
の乗算回路１１２を介して−（８−１）・ERなる
乗算出力が供給される。従つて、第５の加算回路
１２５にて−（８−１）・ER−（16＋１）・EG＋（８
＋２）・EBなる加算出力が得られ、第13の乗算回
路１１３を介して信号出力端子１５に
EQ＝１／32（−７・ER−17・EG＋10・EB）≒−0.22ER−
0.53EG＋0.31EB……第９式
なる第９式にて示されるEQ信号が得られる。
すなわち、上述の第１の実施例においては、
EI
EQ＝１／32（16＋２＋１）
−（８＋１） −（８＋２）
−（16＋１） −（８＋２）
（８＋１）ER
EG
EB ……第10式
なる第10式にて示されるマトリクス演算を行なつ
て、NTSC方式におけるEI信号あるいはEQ信号を
外部制御信号CTLにて選択的に指定して出力す
ることができる。従つて、上記第１の実施例にお
けるデジタルマトリクス回路１０は、EI信号とEQ
信号の形成を行なうための共通の部品として集積
回路化することができる。
この第１の実施例のデジタルマトリクス回路１
０において、上記第１乃至第３のスイツチ回路１
３１，１３２，１３３は、上記外部制御信号
CTLによりNTSC方式における副搬送周波数fsc
の２倍のクロツク周波数２・fscで開閉制御され
る。これにより、NTSC方式におけるEI信号とEQ
信号が交互に形成されて上記信号出力端子１５か
ら時分割的に出力される。
次に、本発明に係るデジタルマトリクス回路の
第２の実施例を示す第３図において、２１はER
信号が供給される第１の信号入力端子であり、ま
た、２２はEG信号が供給される第２の信号入力
端子であり、さらに、２３はEB信号が供給され
る第３の信号入力端子である。なお、上記ER信
号、EG信号、EB信号は、上述の第１の実施例と
同様に三原色信号の信号レベルをそれぞれデジタ
ルレコードにて示すデジタル信号であり、副搬送
周波数fscの４倍のクロツク周波数4fscを有するも
のとする。
この第２の実施例のデジタルマトリクス回路２
０は、16個の乗算回路２０１，２０２，２０３，
２０４，２０５，２０６，２０７，２０８，２０
９，２１０，２１１，２１２，２１３，２１４，
２１５，２１６と、７個の加算回路２２１，２２
２，２２３，２２４，２２５，２２６，２２７
と、図示しない外部制御信号入力端子に供給され
る外部制御信号CTLの論理値に応じて切換動作
を行なう２個のスイツチ回路２３１，２２２とを
備え、次のように構成されている。
すなわち、第１の信号入力端子２１は第１の加
算回路２２１に接続されており、ER信号が上記
第１の信号入力端子２１を通じて上記第１の加算
回路２２１に供給される。また、第２の信号入力
端子２２は、それぞれ乗数が「−１」の第１およ
び第２の乗算回路２０１，２０２と乗数が「32」
の第３の乗算回路２０３に接続されており、EG
信号が上記第２の信号入力端子２２を通じて上記
第１ないし第３の乗算回路２０１，２０２，２０
３に供給される。さらに、上記第３の信号入力端
子２３は第２の加算回路２２２に接続されてお
り、EB信号が上記第３の信号入力端子２３を通
じて上記第２の加算回路２２２に供給される。
上記第１の乗算回路２０１は、その乗算出力を
上記第１の加算回路２２１に供給している。そし
て、この第１の加算回路２２１は、ER−EGなる
加算出力を得て、乗数が「８」の第４の乗算回路
２０４と乗数が「２」の第５の乗算回路２０５と
乗数が「16」の第６の乗算回路２０６と乗数が
「−１」の第７の乗算回路２０７と乗数が「４」
の第８の乗算回路２０８と乗数が「−８」の第９
の乗算回路２０９に上記加算出力を供給する。
また、上記第２の乗算回路２０２は、その乗算
出力を上記第２の加算回路２２２に供給してい
る。そして、この第２の加算回路２２２は、EB
−EGなる加算出力を得て、乗数が「４」の第10
の乗算回路２１０と乗数が「８」の第11の乗算回
路２１１と乗数が「２」の第12の乗算回路２１２
に上記加算出力を供給する。
上記第３の乗算回路２０３は、その乗算出力を
第３の加算回路２２３に供給している。また、上
記第４および第５の乗算回路２０４，２０５は各
乗算出力を第４の加算回路２２４に供給してい
る。この第４の加算回路２２４は、（８＋２）・
（ER−EG）なる加算出力を得て、この加算出力を
上記第３の加算回路２２３に供給する。さらに、
上記第３の加算回路２２３は、上記第10の乗算回
路２１０による乗算出力が供給されており、32・
EG＋（８＋２）・（ER−EG）＋４・EB−EG）なる加
算出力を得て、この加算出力を乗数が「１／32」の
第13の乗算回路２１３を介して第１の信号出力端
子２５から出力する。
すなわち、この第２の実施例において、第１の
信号出力端子２５には、
EY＝１／32・（32・EG＋（８＋２）・（
ER−EG）＋４・（EB−ＥＧ）
≒EG＋0.31・（ER−EG）＋0.12・（EB
−EG）……第11式
なる第11式の色差形式で表わしたNTSC方式にお
ける輝度信号EYが得られる。
また、上記第６ないし第９の乗算回路２０６，
２０７，２０８，２０９は、各乗算出力を第５の
加算回路２２５に供給している。ここで、上記第
８および第９の乗算回路２０８，２０９と第５の
加算回路２２５との間に第１のスイツチ回路２３
１が設けてあり、上記第８および第９の乗算回路
２０８，２０９の各乗算出力が上記第１のスイツ
チ回路２３１を介して選択的に第５の加算回路２
２５に供給されるようになつている。
さらに、上記第11および第12の乗算回路２１
１，２１２は各乗算出力を第６の加算回路２２６
に供給している。この第６の加算回路２２６は、
（８＋２）・（EB−EG）なる加算出力を得て、この
加算出力を乗数が「−１」の第14の乗算回路２１
４と乗数が「１」の第15乗算回路２１５に供給し
ている。そして、上記第14および第15の乗算回路
２１４，２１５の各乗算出力が第２のスイツチ回
路２３２を介して第７の加算回路２２７に選択的
に供給されるようになつている。この第７の加算
回路２２７は、上記第５の加算回路２２５による
加算出力が供給されており、その加算出力を乗数
が「１／32」の第16の乗算回路２１６を介して第２
の信号出力端子２５から出力する。
ここで、上記第１および第２のスイツチ回路２
３１，２３２は外部制御信号CTLの論理値に応
じて互いに連動した切換動作制御がなされてお
り、上記外部制御信号CTLが論理「１」である
ときに第１のスイツチ回路２３１は第８の乗算回
路２０８を選択するとともに第２のスイツチ回路
２３２は第14の乗算回路２１４を選択し、また、
上記外部制御信号CTLが論理「０」であるとき
に上記第１のスイツチ回路２３１は第９の乗算回
路２０９を選択するとともに第２のスイツチ回路
２３２は第15の乗算回路２１５を選択する。さら
に、上記外部制御信号CTLは、NTSC方式にお
ける副搬送周波数fscの２倍のクロツク周波数
２・fscにて上記第１および第２のスイツチ回路
２３１，２３２の切換制御を行つている。
そこで、この第２の実施例において、上記第５
の加算回路２２５は、外部制御信号CTLが論理
「１」であるときに（16＋４−１）・（ER−EG）な
る加算出力を第７の加算回路２２７に供給し、ま
た、上記外部制御信号CTLが論理「０」である
ときに、（16−８−１）・（ER−EG）なる加算出力
を上記第７の加算回路２２７に供給する。従つ
て、上記第７の加算回路２２７は、外部制御信号
CTLが論理「１」であるときに、（16＋４−
１）・（ER−EG）−（８＋２）・（EB−EG）なる加算
出力を得て、第16の乗算回路２１６を介して第２
の信号出力端子２５から
EI＝１／32｛（16＋４−１）・（ER−EG
−（８＋２）・（EB−EG）｝
≒0.59・（ER−EG）−0.31・（EB−EG
）……第12式
なる第12式の色差形式で表したNTSC方式におけ
るEI信号を出力することができる。また、上記第
７の加算回路２２７は、上記外部制御信号CTL
が論理「０」であるときに、（16−８−１）・（ER
−EG）＋（８＋２）・（EB−EG）なる加算出力を得
て、第16の加算回路２１６を介して第２の信号出
力端子２６から、
EQ＝１／32｛（16−８−１）・（ER−EG）＋（８＋２）
・（EB−EG）｝
≒0.22・（ER−EG）＋0.31（EB−EG） ……第13式
なる第13式の色差形式にて表したNTSC方式にお
けるEQ信号を出力することができる。
従つて、この第２の実施例においては、第４図
に示すように、２・fscの繰返し周波数をもつて
NTSC方式におけるEI信号とEQ信号とが第２の信
号出力端子２６から交番出力される。
すなわち、上述の如き構成の第２の実施例にお
けるデジタルマトリクス回路２０では、第１の信
号出力端子２５にEY信号を得るとともに、第２
の信号出力端子２６にEI信号とEQ信号とを得るこ
とができる。従つて、外部制御信号CTLにより
各スイツチ回路２３１，２３２をダイナミツクに
制御して、上記第４図に示した点順次色差信号を
得て、例えばNTSC方式における搬送色信号を簡
単に形成することができる。
ここで、上述の第１の実施例および第２の実施
例における各乗算回路の乗数は、2nあるいは１／2n
に設定してあるので、例えば８ビツトのデジタル
信号について、最下位ビツト以下にｎ個の論理
「０」なる付加ビツトを与えることにより、ｎ＝
０のときに乗数「１」、ｎ＝２のとき乗数「２」、
ｎ＝３のときに乗数「４」、ｎ＝４のときに乗数
「８」、ｎ＝５のときに乗数「16」、ｎ＝６のとき
に乗数「32」の各乗算を行なうことができ、また
最下位ビツトから６ビツトを除去することにより
乗数「１／32」の乗算を行なうことができる。
次に、第５図に示す第３の実施例は、上述の第
２の実施例におけるデジタルマトリクス回路２０
を簡略して、家庭用の普及型カラービデオカメラ
等に適用するようにしたものである。
この第３の実施例において、第１ないし第３の
信号入力端子３１，３２，３３には、上述の第２
の実施例と同様に、4fscのクロツク周波数をもつ
てデジタル化されている三原色信号ER，EG，EB
が供給される。上記第１ないし第３の信号入力端
子３１，３２，３３は一般的な輝度信号形成用の
マトリクス回路３００に接続されており、このマ
トリクス回路３００は、上記三原色信号ER，EG，
EB輝度信号EYを形成し、この輝度信号EYを減算
回路３２０に供給するとともに、第１の信号出力
端子３５から出力する。
また、上記第２および第３の信号入力端子３
２，３３は第１のスイツチ回路３３１を介して上
記減算回路３２０に接続されており、ER信号と
EB信号が上記第１のスイツチ回路３３１により
選択的に上記減算回路３２０に供給されるように
なつている。この減算回路３２０は、ER−EYな
る減算出力とEB−EYなる減算出力とを交互に得
て、乗数が「0.877」の第１の乗算回路３０１と
乗数が「0.455」の第２の乗算回路３０２に上記
減算出力を供給する。上記第１および第２の乗算
回路３０１，３０２は、各乗算出力を第２のスイ
ツチ回路３３２を介して第２の信号出力端子３６
から選択的に出力する。ここで、上記第１および
第２のスイツチ回路３３１，３３２は図示しない
外部制御入力端子に供給される2fscのクロツク周
波数の外部制御信号CTLによつて切換動作制御
がなされている。
上述の如き構成の第３の実施例におけるデジタ
ルマトリクス回路３０においては、NTSC方式に
おける輝度信号EYが第１の信号出力端子３５に
得られ、色差信号0.877・（ER−EY）、0.455・（EB
−EY）が第２の信号出力端子２６に１／fsc周期で交
互に得られる。
次に、CCD（Charge Coupled Device）等の固
体イメージセンサを用いた固体カラービデオカメ
ラにおいて、イメージヤの絵素数が比較的に少な
いような場合に適用される本発明に係るデジタル
マトリクス回路の一実施例について説明する。
第６図に示す第４の実施例において、第１ない
し第３の信号入力端子４１，４２，４３は、3fsc
のクロツク周波数をもつてデジタル化された三原
色信号ER，EG，EBが供給されている。上記ER信
号は、第１の信号入力端子４１から乗数が「r1」
なる第１の乗算回路４０１を介して第１の加算回
路４２１に供給される。また、上記EB信号は、
第２の信号入力端子４２から乗数が「b1」なる第
２の乗算回路４０２を介して第２の加算回路４２
２に供給されるとともに乗数が「b2」なる第３の
乗算回路４０３を介して上記第１の加算回路４２
１に供給される。さらに、上記EG信号は、第３
の信号入力端子４３から乗数が「g1」なる第４の
加算回路４２４を介して３入力のスイツチ回路４
３０に供給されるとともに乗数が「g1」の第５の
乗算回路４０５を介して上記第２の加算回路４２
２に供給される。
上記第１の加算回路４２１は、r1・ER＋b2・EB
なる加算出力を得て、この加算出力を上記スイツ
チ回路４３０に供給している。また上記第２の加
算回路４２２は、b1・EB＋g2・EGなる加算出力を
得て、この加算出力を上記スイツチ回路４３０に
供給している。そして、このスイツチ回路４３０
は、図示しない外部制御信号入力端子に供給され
る外部制御信号により１／fsc周期で順次に選択切換
動作を行なうことにより、
C1
C2
C3
＝r1
０
０ b2
０
b1 ０
g1
g2ER
EG
EB ……第13式
なる第13式にて示される合成色信号C1，C2，C3
を信号出力端子４５から順次に出力する。
上記第13式にて示される合成色信号C1，C2，
C3は、第７図のベクトル図に示すように、例え
ばC1の変調軸を105°、C2の変調軸を225°、C3の変
調軸を−15°として、NTSC方式における搬送色
信号と等価な原色三相変調搬送色信号Ｃを与える
ことができる。
ここで、上記第13式におけるマトリクス定数を
r1＝0.63，g1＝0.63、g2＝0.18、b1＝0.45、b2＝０
として、上記搬送色信号Ｃは、
Ｃ＝C1＋C2＋C3＝0.63ERexp（jωscｔ＋105°）＋0.63E
Gexp（jωscｔ＋225°）
＋（0.45EB＋0.18EG）exp（jωscｔ−15°）……第
14式
なる第14式にて表わすことができ、ホワイトバラ
ンスを十分に保つたものとすることができる。ま
た、上述の第13式に示したマトリクス演算を行な
うデジタルマトリクス回路は、例えば第８図に示
す如き構成にても実現することができる。
すなわち、第８図に示す第５の実施例における
デジタルマトリクス回路５０は、上述の第４の実
施例における第１および第２の加算回路とスイツ
チ回路の代りに、それぞれ３入力の第１および第
２のスイツチ回路５３１，５３２と１個の加算回
路５２０が用いられている。そして、上記第１の
スイツチ回路５３０は、第１の信号入力端子５１
から第１の乗算回路５０１を介して供給される
r1・ERなる乗算出力と、第２の信号入力端子５２
から第２の乗算回路５０２を介して供給される
b1・EBなる乗算出力と、第３の信号入力端子５３
から第４の乗算回路５０４を介して供給される
g1・EGなる乗算出力とを順次に選択して加算回路
５２０に供給する。また、上記第２のスイツチ回
路５３１は、第２の信号入力端子５２から第３の
乗算回路５０３を介して供給されb2・EBなる乗算
出力と、第３の信号入力端子５３から第５の乗算
回路５０５を介して供給されるg2・EGなる乗算出
力と、例えば接地ラインから供給される論理
「０」のデータとを順次に選択して上記加算回路
５２０に供給する。上記第１および第２のスイツ
チ回路５３１，５３２は外部制御信号により互い
に連動した切換動作制御されることによつて、信
号出力端子５５から上述の第４の実施例と同様な
点順次色信号C1，C2，C3を出力することができ
る。
上述の各実施例の説明からも明らかなように、
本発明によれば、複数の入力デジタル色信号の重
み付け加算を行ない、出力デジタル色信号を形成
するデジタルマトリクス回路において、マトリク
ス定数を切換えるスイツチ回路を設け、上記入力
デジタル色信号のクロツク周期の整数倍の周期を
有する外部制御信号により、上記スイツチ回路の
動作制御を行ない、複数種類の出力デジタル色信
号を時分割的に出力するようにしたことにより、
１個のデジタルマトリクス回路により複数種類の
出力デジタル色信号を形成して時分割的に出力す
ることができる。このように、本発明に係るデジ
タルマトリクス回路では、１個のデジタルマトリ
クス回路により複数種類の出力デジタル色信号を
形成して出力するデジタルエンコーダの機能を果
たすことができ、色信号処理回路全体の構成を格
段に簡略して、NTSC方式などの標準テレビジヨ
ン方式に適合した搬送色信号を簡単に得ることが
できる。[Table] By the way, in the conventional digital matrix circuit, the first digital matrix circuit performs the digital calculation of the above formula 5 and synthesizes the E Y signal, and the first digital matrix circuit performs the digital calculation of the above formula 6 and synthesizes the E I signal. A second digital matrix circuit and a third circuit that performs the digital operation of the seventh equation above and synthesizes the E Q signal.
The digital matrix circuit of
Three types of integrated circuits dedicated to EQ signals were required. Therefore, in view of the actual situation of conventional digital matrix circuits as described above, the present invention aims to make it possible to easily obtain carrier color signals compatible with standard television systems such as the NTSC system. The digital matrix circuit forms a plurality of types of output digital color signals and outputs them in a time-divisional manner, thereby providing a digital matrix circuit with a simplified configuration. Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings. In FIG. 2 showing the first embodiment of the digital matrix circuit according to the present invention, the first to third signal input terminals 11, 12, and 13 have three primary color signals E obtained from a color television camera (not shown). R , E G , and E B are each digitized by analog/digital processing, for example, 8-bit BCD.
The code is supplied as a digital signal indicating each signal level. Digital matrix circuit 1 of this first embodiment
0 is 13 multiplication circuits 101, 102, 103,
104, 105, 106, 107, 108, 10
9, 110, 111, 112, 113 and five adder circuits 121, 122, 123, 124, 12
5, and three switch circuits 131, 132, which perform switching operations according to the logical value of an external control signal CTL supplied to an external control signal input terminal (not shown).
133, and is configured as follows. That is, the first signal input terminal 11 is connected to a first multiplier circuit 101 with a multiplier of "16", a second multiplier circuit 102 with a multiplier of "2", and a third multiplier circuit 103 with a multiplier of "1". has been done. The first to third multiplication circuits 101, 102, and 103 supply respective multiplication outputs to the first addition circuit 121.
Here, a first switch circuit 131 is provided between the second multiplier circuit 102 and the first adder circuit 121, and the multiplication output from the second multiplier circuit 102 is transferred to the first switch circuit 131. The signal is supplied to the first adder circuit 121 via. The first switch circuit 131 is an external control signal.
The opening/closing operation is controlled by CTL, and when the external control signal CTL is logic "1", it is in the closed state, and the multiplication output from the second multiplier circuit 102 is supplied to the first addition circuit 121, and the external control signal CTL is in the closed state. When the signal CTL is logic "0", it is in an open state and the first multiplication output from the second multiplier circuit 102 is
is prohibited from being supplied to the adder circuit 121. Further, the second signal input terminal 12 has a multiplier of "8".
is connected to a fourth multiplier circuit 104 and a fifth multiplier circuit 105 whose multiplier is "2". The fourth and fifth multiplication circuits 104 and 105 supply respective multiplication outputs to the second addition circuit 122. This second addition circuit 122 outputs its addition output with a multiplier of "-".
1'' is supplied to the third addition circuit 123 via the sixth multiplication circuit 106. Further, the third addition circuit 123 is supplied with the addition output from the first addition circuit 121, and the addition output is divided into the seventh multiplication circuit 107 whose multiplier is "1" and the seventh multiplication circuit 107 whose multiplier is "-".
1'' to the eighth multiplier circuit 108. Furthermore, the third signal input terminal 13 is connected to a ninth multiplication circuit 109 with a multiplier of "8" and a multiplier with a multiplier of "1".
The tenth multiplier circuit 110 and the eleventh multiplier circuit 110 whose multiplier is "-1"
The multiplication circuit 111 is connected to the multiplication circuit 111 of FIG. The ninth to eleventh multiplication circuits 109, 110, 111 are as follows:
Each multiplication output is supplied to a fourth addition circuit 124. Here, the tenth and eleventh multiplication circuits 11
0,111 and the fourth adder circuit 124.
A switch circuit 132 is provided, and each multiplication output is selected by the second switch circuit 132 and supplied to the fourth addition circuit 124. The second switch circuit 132 is an external control signal.
The switching operation is controlled by CTL, and when the external control signal CTL is logic "0", the multiplication output from the tenth multiplier circuit 110 is transferred to the fourth adder circuit 12.
Furthermore, when the external control signal CTL is logic "1", the multiplication output from the eleventh multiplication circuit 111 is supplied to the fourth addition circuit 124. Then, the fourth adder circuit 124 transfers the addition output to the twelfth multiplier circuit 112 whose multiplier is "-1".
The signal is supplied to the fifth adder circuit 125 via.
Further, the multiplication outputs from the seventh and eighth multiplication circuits 107 and 108 are selectively supplied to the fifth addition circuit 115 via a third switch circuit 123. The switching operation of the third switch circuit 133 is controlled by an external control signal CTL, and when the external control signal CTL is logic "0", the multiplication output from the seventh multiplication circuit 107 is transferred to the fifth addition circuit 1.
Further, when the external control signal CTL is logic "1", the multiplication output from the eighth multiplication circuit 108 is supplied to the fifth addition circuit 125. The fifth adder circuit 125 outputs its addition output from the signal output terminal 15 via the thirteenth multiplier circuit 113 whose multiplier is "1/32". In the first embodiment configured as described above, the E G signal is supplied to the first signal input terminal 11, and the E G signal is supplied to the second signal input terminal 11.
The E B signal is supplied to the signal input terminal 12 of the
Supplying the E G signal to the third signal input terminal 13,
The first to third switch circuits 131, 132, 133 are activated by an external control signal CTL of logic "0".
In the NTSC system by specifying the operation of
The E I signal can be obtained at the signal output terminal 15. That is, when the external control signal CTL is logic "0", the first addition circuit 121
+6+2+1)・E R is obtained, and the fifth
The adder circuit 125 includes a third switch circuit 133.
from the seventh multiplier circuit 107 via (16+2+
A multiplication output of 1)・E R −(8+2)・E B is supplied. Furthermore, the fourth adder circuit 124 adds (8+
1)・E G is obtained, and the fifth adder circuit 125 receives −(8
+1)・E G multiplication output is supplied. Therefore,
In the fifth adder circuit 125, (12+2+1)
An addition output of E R −(8+1)・E G −(8+2)・E B is obtained, and E I =1/32(19・E R −9・E G −10・E B )≒0.59E R −0.28
E G -0.31E B ...The E I signal shown by the 8th equation can be obtained. Furthermore, in the first embodiment described above, the E G signal is supplied to the first signal input terminal 11, the E B signal is supplied to the second signal input terminal 12, and the third
By supplying the E R signal to the signal input terminal 13 of the NTSC system and specifying the operation of each switch circuit 131, 132, 133 by the external control signal CTL of logic "1", the E Q signal in the NTSC system is output to the signal output terminal 15. can be obtained. That is, when the external control signal CTL is logic "1", the first addition circuit 121 calculates (16
+1)・E G is obtained, and the fifth adder circuit 125 receives −(16+1)・E G +(8
+2)・E B multiplication output is supplied. Further, the fourth addition circuit 124 obtains an addition output of (8-2)・E R , and the fifth addition circuit 125 provides the 12th addition output.
A multiplication output of -(8-1)·E R is supplied through the multiplication circuit 112. Therefore, the fifth adder circuit 125 calculates -(8-1)・E R −(16+1)・E G +(8
+2)・E B is obtained, and it is sent to the signal output terminal 15 via the 13th multiplier circuit 113 as E Q =1/32 (−7・E R −17・E G +10・E B )≈− 0.22E R −
0.53E G +0.31E B . . . The E Q signal shown by the 9th equation is obtained. That is, in the first embodiment described above, E I E Q = 1/32 (16 + 2 + 1) - (8 + 1) - (8 + 2) - (16 + 1) - (8 + 2) (8 + 1) E R E G E B ...... By performing the matrix calculation shown in Equation 10, it is possible to selectively specify and output the E I signal or the EQ signal in the NTSC system using the external control signal CTL. Therefore, the digital matrix circuit 10 in the first embodiment described above has an E I signal and an E Q signal.
It can be integrated into an integrated circuit as a common component for signal formation. Digital matrix circuit 1 of this first embodiment
0, the first to third switch circuits 1
31, 132, 133 are the above external control signals
Subcarrier frequency f sc in NTSC system by CTL
Opening/closing is controlled at a clock frequency of 2·f sc, which is twice the clock frequency. This allows the E I signal and E Q signal in the NTSC system to
The signals are formed alternately and output from the signal output terminal 15 in a time-division manner. Next, in FIG. 3 showing a second embodiment of the digital matrix circuit according to the present invention, 21 is E R
22 is a first signal input terminal to which a signal is supplied; 22 is a second signal input terminal to which an E G signal is supplied; and 23 is a third signal input terminal to which an E B signal is supplied. It is a terminal. Note that the above E R signal, E G signal, and E B signal are digital signals that each indicate the signal level of the three primary color signals in a digital record, as in the first embodiment, and the subcarrier frequency f sc is 4. Assume that the clock frequency is 4f sc . Digital matrix circuit 2 of this second embodiment
0 is 16 multiplication circuits 201, 202, 203,
204, 205, 206, 207, 208, 20
9,210,211,212,213,214,
215, 216 and seven adder circuits 221, 22
2,223,224,225,226,227
and two switch circuits 231 and 222 that perform switching operations according to the logical value of an external control signal CTL supplied to an external control signal input terminal (not shown), and are configured as follows. That is, the first signal input terminal 21 is connected to the first addition circuit 221, and the E R signal is supplied to the first addition circuit 221 through the first signal input terminal 21. Further, the second signal input terminal 22 is connected to the first and second multiplier circuits 201 and 202, each having a multiplier of "-1" and the second multiplier having a multiplier of "32".
is connected to the third multiplier circuit 203 of E G
A signal passes through the second signal input terminal 22 to the first to third multiplication circuits 201, 202, 20.
3. Further, the third signal input terminal 23 is connected to a second addition circuit 222, and the E B signal is supplied to the second addition circuit 222 through the third signal input terminal 23. The first multiplication circuit 201 supplies its multiplication output to the first addition circuit 221. Then, this first addition circuit 221 obtains an addition output of E R -E G , and the fourth multiplication circuit 204 with a multiplier of "8", the fifth multiplication circuit 205 with a multiplier of "2", and the multiplier The sixth multiplier circuit 206 has a multiplier of "16", the seventh multiplier circuit 207 has a multiplier of "-1", and the multiplier is "4"
The eighth multiplication circuit 208 and the ninth multiplication circuit 208 whose multiplier is "-8"
The above addition output is supplied to the multiplication circuit 209 of. Further, the second multiplication circuit 202 supplies its multiplication output to the second addition circuit 222. Then, this second addition circuit 222 is E B
−E G is obtained, and the 10th multiplier is “4”.
a multiplication circuit 210 with a multiplier of "8", an 11th multiplication circuit 211 with a multiplier of "2", and a 12th multiplication circuit 212 with a multiplier of "2".
The above addition output is supplied to. The third multiplication circuit 203 supplies its multiplication output to the third addition circuit 223. Further, the fourth and fifth multiplication circuits 204 and 205 supply their respective multiplication outputs to a fourth addition circuit 224. This fourth addition circuit 224 is (8+2).
An addition output of ( ER - E G ) is obtained, and this addition output is supplied to the third addition circuit 223. moreover,
The third addition circuit 223 is supplied with the multiplication output from the tenth multiplication circuit 210, and has 32.
E G +(8+2)・( ER −E G )+4・E B −E G The signal is output from the first signal output terminal 25. That is, in this second embodiment, the first signal output terminal 25 has E Y =1/32·(32·E G +(8+2)·(
E R −E G )+4・(E B −EG) ≒E G +0.31・(E R −E G )+0.12・(E B
−E G )...The luminance signal EY in the NTSC system expressed in the color difference format of the 11th equation is obtained. Further, the sixth to ninth multiplication circuits 206,
207, 208, and 209 supply each multiplication output to the fifth addition circuit 225. Here, a first switch circuit 23 is connected between the eighth and ninth multiplier circuits 208 and 209 and the fifth adder circuit 225.
1 is provided, and the respective multiplication outputs of the eighth and ninth multiplier circuits 208 and 209 are selectively sent to the fifth adder circuit 2 via the first switch circuit 231.
25. Furthermore, the eleventh and twelfth multiplication circuits 21
1,212 is a sixth adder circuit 226 for each multiplication output.
is supplied to. This sixth addition circuit 226 is
An addition output of (8+2)・(E B −E G ) is obtained, and this addition output is sent to the 14th multiplication circuit 21 whose multiplier is "-1".
4 and a multiplier of "1" is supplied to the 15th multiplication circuit 215. The multiplication outputs of the fourteenth and fifteenth multiplication circuits 214 and 215 are selectively supplied to the seventh addition circuit 227 via the second switch circuit 232. This seventh addition circuit 227 is supplied with the addition output from the fifth addition circuit 225, and converts the addition output into a second signal via the 16th multiplication circuit 216 with a multiplier of "1/32". It is output from the output terminal 25. Here, the first and second switch circuits 2
Switching operations 31 and 232 are controlled in conjunction with each other according to the logic value of the external control signal CTL, and when the external control signal CTL is logic "1", the first switch circuit 231 performs the eighth multiplication. While selecting the circuit 208, the second switch circuit 232 selects the fourteenth multiplier circuit 214, and
When the external control signal CTL is logic "0", the first switch circuit 231 selects the ninth multiplier circuit 209, and the second switch circuit 232 selects the fifteenth multiplier circuit 215. Further, the external control signal CTL controls the switching of the first and second switch circuits 231 and 232 at a clock frequency 2·fsc, which is twice the subcarrier frequency fsc in the NTSC system. Therefore, in this second embodiment, the fifth
The adder circuit 225 supplies an adder output of (16+4-1)·( ER - E G ) to the seventh adder circuit 227 when the external control signal CTL is logic "1", and also When the control signal CTL is at logic “0”, an addition output of (16-8-1)·( ER −EG ) is supplied to the seventh addition circuit 227 . Therefore, the seventh addition circuit 227 receives the external control signal.
When CTL is logic “1”, (16+4−
1)・(E R −E G )−(8+2)・(E B −E G ) is obtained, and the second
From the signal output terminal 25 of E I =1/32 {(16+4-1)・( ER −E
−(8+2)・(E B −E G )} ≒0.59・(E R −E G )−0.31・(E B −E G
)...It is possible to output the E I signal in the NTSC system expressed in the color difference format of the 12th formula. Further, the seventh adder circuit 227 receives the external control signal CTL.
When is logic “0”, (16-8-1)・(E R
-E G )+(8+2)・(E B -E G ) is obtained, and from the second signal output terminal 26 via the 16th adder circuit 216, E Q = 1/32 {(16 −8−1)・(E R −E G )+(8+2)
・(E B −E G )} ≒0.22・(E R −E G )+0.31(E B −E G ) ... E Q in the NTSC system expressed in the color difference format of the 13th equation Can output signals. Therefore, in this second embodiment, as shown in FIG.
The E I signal and the E Q signal in the NTSC system are alternately output from the second signal output terminal 26. That is, in the digital matrix circuit 20 in the second embodiment configured as described above, the E Y signal is obtained at the first signal output terminal 25, and the second
The E I signal and the E Q signal can be obtained at the signal output terminal 26 of the device. Therefore, it is possible to dynamically control each switch circuit 231, 232 using the external control signal CTL to obtain the point-sequential color difference signal shown in FIG. 4, and easily form a carrier color signal in the NTSC system, for example. can. Here, since the multiplier of each multiplier circuit in the first and second embodiments described above is set to 2 n or 1/2 n , for example, for an 8-bit digital signal, By giving n additional bits of logical 0 to n=
Multiplier “1” when n=2, multiplier “2” when n=2,
When n=3, the multiplier is ``4'', when n=4, the multiplier is ``8'', when n=5, the multiplier is ``16'', and when n=6, the multiplier is ``32''. Also, by removing 6 bits from the least significant bit, multiplication by a multiplier of "1/32" can be performed. Next, a third embodiment shown in FIG. 5 is a digital matrix circuit 20 of the second embodiment described above.
This is simplified and applied to popular color video cameras for home use. In this third embodiment, the first to third signal input terminals 31, 32, 33 are connected to the above-mentioned second
Similar to the embodiment, the primary color signals E R , E G , E B are digitized with a clock frequency of 4f sc .
is supplied. The first to third signal input terminals 31, 32, and 33 are connected to a general matrix circuit 300 for forming luminance signals, and this matrix circuit 300 receives the three primary color signals E R , E G ,
E B forms a luminance signal E Y , supplies this luminance signal E Y to the subtraction circuit 320, and outputs it from the first signal output terminal 35. Further, the second and third signal input terminals 3
2 and 33 are connected to the subtraction circuit 320 through the first switch circuit 331, and are connected to the E R signal.
The E B signal is selectively supplied to the subtraction circuit 320 by the first switch circuit 331. This subtraction circuit 320 alternately obtains a subtraction output of E R −E Y and a subtraction output of E B −E Y , and the first multiplication circuit 301 has a multiplier of “0.877” and the first multiplication circuit 301 has a multiplier of “0.455”. The subtracted output is supplied to the multiplication circuit 302 of No.2. The first and second multiplication circuits 301 and 302 send their multiplication outputs to a second signal output terminal 36 via a second switch circuit 332.
Selectively output from. Here, the switching operations of the first and second switch circuits 331 and 332 are controlled by an external control signal CTL having a clock frequency of 2f sc , which is supplied to an external control input terminal (not shown). In the digital matrix circuit 30 in the third embodiment configured as described above, the luminance signal E Y in the NTSC system is obtained at the first signal output terminal 35, and the color difference signal 0.877·(E R −E Y ), 0.455・(E B
-E Y ) are obtained alternately at the second signal output terminal 26 with a 1/f sc period. Next, we will discuss an implementation of the digital matrix circuit according to the present invention, which is applied to a solid-state color video camera using a solid-state image sensor such as a CCD (Charge Coupled Device), where the number of image pixels is relatively small. Let's discuss an example. In the fourth embodiment shown in FIG. 6, the first to third signal input terminals 41, 42, 43 are 3f sc
Three primary color signals E R , E G , E B are supplied which are digitized with a clock frequency of . The above E R signal is input from the first signal input terminal 41 with a multiplier of “r 1 ”.
The signal is supplied to the first addition circuit 421 via the first multiplication circuit 401 . In addition, the above E B signal is
The signal is input from the second signal input terminal 42 to the second addition circuit 42 via the second multiplication circuit 402 whose multiplier is "b 1 ".
2 and the multiplier is “b 2 ” via the third multiplier circuit 403.
1. Furthermore, the above E G signal
The 3 -input switch circuit 4 is connected to the signal input terminal 43 of
30 and the second addition circuit 42 via a fifth multiplication circuit 405 with a multiplier of "g 1 ".
2. The first addition circuit 421 has r 1・E R +b 2・E B
This added output is supplied to the switch circuit 430. Further, the second addition circuit 422 obtains an addition output of b 1 ·E B +g 2 ·E G and supplies this addition output to the switch circuit 430 . And this switch circuit 430
C 1 C 2 C 3 = r 1 0 0 b 2 0 b 1 0 is obtained by sequentially performing selection switching operations at a 1/f sc cycle using an external control signal supplied to an external control signal input terminal (not shown ) . g 1 g 2 E R E G E B ……Composite color signal C 1 , C 2 , C 3 shown by the 13th equation
are sequentially output from the signal output terminal 45. The composite color signals C 1 , C 2 , shown in the above equation 13,
As shown in the vector diagram in Figure 7, C 3 is the carrier color in the NTSC system, for example, when the modulation axis of C 1 is 105°, the modulation axis of C 2 is 225°, and the modulation axis of C 3 is -15°. A primary color three-phase modulated carrier color signal C equivalent to the signal can be provided. Here, the matrix constant in Equation 13 above is
r 1 = 0.63, g 1 = 0.63, g 2 = 0.18, b 1 = 0.45, b 2 = 0
As, the above carrier color signal C is: C=C 1 +C 2 +C 3 =0.63E R exp(jω sc t+105°)+0.63E
G exp (jω sc t+225°) + (0.45E B +0.18E G ) exp (jω sc t−15°)...th
It can be expressed by the 14th equation, and the white balance can be maintained sufficiently. Further, the digital matrix circuit that performs the matrix calculation shown in the above-mentioned equation 13 can also be realized, for example, with a configuration as shown in FIG. That is, the digital matrix circuit 50 in the fifth embodiment shown in FIG. Two switch circuits 531 and 532 and one adder circuit 520 are used. The first switch circuit 530 has a first signal input terminal 51.
is supplied via the first multiplier circuit 501 from
r 1・E R multiplication output and second signal input terminal 52
is supplied via the second multiplier circuit 502 from
b 1・E B multiplication output and third signal input terminal 53
is supplied via the fourth multiplication circuit 504 from
The multiplication outputs g 1 and E G are sequentially selected and supplied to the adder circuit 520 . Further, the second switch circuit 531 receives a multiplier output b 2 ·E B supplied from the second signal input terminal 52 via the third multiplier circuit 503 and a multiplier output b 2 ·E B from the third signal input terminal 53 . The multiplication output g 2 ·E G supplied through the multiplication circuit 505 and the logic "0" data supplied from the ground line, for example, are sequentially selected and supplied to the addition circuit 520 . The switching operations of the first and second switch circuits 531 and 532 are controlled in conjunction with each other by an external control signal, so that a point-sequential color signal C is output from the signal output terminal 55 in the same manner as in the fourth embodiment. 1 , C 2 and C 3 can be output. As is clear from the description of each example above,
According to the present invention, in a digital matrix circuit that performs weighted addition of a plurality of input digital color signals to form an output digital color signal, a switch circuit for switching a matrix constant is provided, and By controlling the operation of the switch circuit using an external control signal having a period of , multiple types of output digital color signals are output in a time-division manner.
A single digital matrix circuit can form a plurality of types of output digital color signals and output them in a time-division manner. As described above, in the digital matrix circuit according to the present invention, one digital matrix circuit can perform the function of a digital encoder that forms and outputs a plurality of types of output digital color signals, and the overall configuration of the color signal processing circuit is By greatly simplifying the process, it is possible to easily obtain a carrier color signal compatible with standard television systems such as the NTSC system.
【図面の簡単な説明】[Brief explanation of drawings]
第１図はデジタルマトリクス回路の従来例の構
成を示すブロツク図である。第２図ないし第８図
は本発明に係るデジタルマトリクス回路の一実施
例を示し、第２図は第１の実施例の構成を示すブ
ロツク図であり、第３図は第２の実施例の構成を
示すブロツク図であり、第４図は上記第２の実施
例の動作を説明するためのタイムチヤートであ
り、第５図は第３の実施例の構成を示すブロツク
図であり、第６図は第４の実施例の構成を示すブ
ロツク図であり、第７図は上記第４の実施例にお
いて得られる合成色信号のベクトル図であり、第
８図は第５の実施例の構成を示すブロツク図であ
る。
１０，２０，３０，４０，５０……デジタルマ
トリクス回路、１１，１２，１３，２１，２２，
２３，３１，３２，３３，４１，４２，４３，５
１，５２，５３……信号入力端子、１５，２６，
３５，３６，４５，５５……信号出力端子、１０
１，１０２，１０３，１０４，１０５，１０６，
１０７，１０８，１０９，１１０，１１１，１１
２，１１３，２０１，２０２，２０３，２０４，
２０５，２０６，２０７，２０８，２０９，２１
０，２１１，２１２，２１３，２１４，２１５，
２１６，３０１，３０２，４０１，４０２，４０
３，４０４，４０５，５０１，５０２，５０３，
５０４，５０５……乗算回路、１２１，１２２，
１２３，１２４，１２５，２２１，２２２，２２
３，２２４，２２５，２２６，２２７，３２０，
４２１，４２２，５２０……加算回路、１３１，
１３２，１３３，２３１，２３２，３３１，３３
２，４３０，，５３１，５３２……スイツチ回路。
FIG. 1 is a block diagram showing the configuration of a conventional digital matrix circuit. 2 to 8 show one embodiment of the digital matrix circuit according to the present invention, FIG. 2 is a block diagram showing the configuration of the first embodiment, and FIG. 3 is a block diagram of the second embodiment. FIG. 4 is a time chart for explaining the operation of the second embodiment, FIG. 5 is a block diagram showing the structure of the third embodiment, and FIG. The figure is a block diagram showing the configuration of the fourth embodiment, FIG. 7 is a vector diagram of the composite color signal obtained in the fourth embodiment, and FIG. 8 is a block diagram showing the configuration of the fifth embodiment. FIG. 10, 20, 30, 40, 50...Digital matrix circuit, 11, 12, 13, 21, 22,
23, 31, 32, 33, 41, 42, 43, 5
1, 52, 53...Signal input terminal, 15, 26,
35, 36, 45, 55...Signal output terminal, 10
1,102,103,104,105,106,
107, 108, 109, 110, 111, 11
2,113,201,202,203,204,
205, 206, 207, 208, 209, 21
0,211,212,213,214,215,
216, 301, 302, 401, 402, 40
3,404,405,501,502,503,
504, 505...Multiplication circuit, 121, 122,
123, 124, 125, 221, 222, 22
3,224,225,226,227,320,
421, 422, 520...addition circuit, 131,
132, 133, 231, 232, 331, 33
2,430,,531,532...Switch circuit.