JPH0377421A - Hysteresis circuit - Google Patents
Hysteresis circuitInfo
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- JPH0377421A JPH0377421A JP1213608A JP21360889A JPH0377421A JP H0377421 A JPH0377421 A JP H0377421A JP 1213608 A JP1213608 A JP 1213608A JP 21360889 A JP21360889 A JP 21360889A JP H0377421 A JPH0377421 A JP H0377421A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は相補型トランジスタによって構成されたヒス
テリシス回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a hysteresis circuit constituted by complementary transistors.
第４図は従来の相補型トランジスタによるヒステリシス
回路の回路図である。図において、ヒステリシス回路は
ソースが電源電圧に接続され、ゲートとドレインが接続
されたＰチャネルＭＯＳトランジスタ（以下Ｐ−ＭＯ８
Ｔと略す）９．及びドレインがＰ−ＭＯ８Ｔ９のドレイ
ンと接続され、ゲートが入力端子で、ソースが接地され
たＮチャネルＭＯＳトランジスタ（以下Ｎ−ＭＯ８Ｔと
略す）１０から成る。FIG. 4 is a circuit diagram of a conventional hysteresis circuit using complementary transistors. In the figure, the hysteresis circuit is a P-channel MOS transistor (hereinafter P-MO8) whose source is connected to the power supply voltage and whose gate and drain are connected.
(abbreviated as T)9. and an N-channel MOS transistor (hereinafter abbreviated as N-MO8T) 10 whose drain is connected to the drain of P-MO8T9, whose gate is an input terminal, and whose source is grounded.
第１段目のインバータ回路１４とソースが電源電圧に接
続され、ゲートとドレインが接続されたｐ −ＭＯ８Ｔ
ＩＩ、及びドレインがＰ−ＭＯ８ＴＩＩのドレインと接
続され、ゲートがＰ−ＨＯ８Ｔ９のドレインと接続され
、ソースが接地されたＮ−ＭＯ８Ｔ１２から成る第２段
目インバータ回路１５と、ドレインがＰ −ＭＯ８Ｔ９
のドレインと接続され、ゲートがｐ−ＭＯ８ＴＩＩのド
レインと接続され、ソースが接地されたＮ −ＭＯ８ｌ
＋３で構成されている。The first stage inverter circuit 14 and the p-MO8T whose source is connected to the power supply voltage and whose gate and drain are connected
II, and a second stage inverter circuit 15 consisting of N-MO8T12 whose drain is connected to the drain of P-MO8TII, whose gate is connected to the drain of P-HO8T9, and whose source is grounded, and whose drain is connected to the drain of P-MO8T9.
N-MO8l whose gate is connected to the drain of p-MO8TII and whose source is grounded
It consists of +3.
さらに、Ｐ −ＭＯ８Ｔ １１のドレインは出力端子で
ある。Furthermore, the drain of P-MO8T 11 is an output terminal.
次に動作について説明する。Next, the operation will be explained.
入力信号すなわちＮ−ＭＯ８Ｔ１ｏのゲートに加えられ
ろ信号が、アースレベル（ＯＶ）のとき、これによって
Ｎ−ＭＯ８ＴＩＯはオフ状態にされていることになり、
第１段目のインバータ回路１４の出力はハイレベルにさ
れている。第２段目のインバータ回路１５の出力は第１
段目のインバータ回路１４のハイレベルの出力によりＮ
−ＭＯ８Ｔ１２がオン状態にされていルノテローレヘル
（ｖＬ）ニサレ、Ｎ−ＭＯ８Ｔ１３は第２段目のインバ
ータ回路１５のローレベル出力によりオフ状態にされて
いる。When the input signal, that is, the signal applied to the gate of N-MO8T1o, is at ground level (OV), this means that N-MO8TIO is in the off state,
The output of the first stage inverter circuit 14 is set at a high level. The output of the second stage inverter circuit 15 is
Due to the high level output of the inverter circuit 14 in the stage
-MO8T12 is turned on and N-MO8T13 is turned off by the low level output of the second stage inverter circuit 15.
この状態から入力信号が上昇する場合を考える。Consider the case where the input signal rises from this state.
当初の状態ではＮ−ＭＯ８Ｔ１３がオフ状態である為に
、第１段目のインバータ１４の出力電位７人は次（１）
式で表わされる。Since N-MO8T13 is in the off state in the initial state, the output potential of the first stage inverter 14 is as follows (1)
It is expressed by the formula.
（ここで、ｚｎはＭＯ８Ｔｎ のトランジスタの内部
抵抗である。）
従って、第２段目のインバータ１５のしきい値電圧を１
／２ＶｐＤになるように設定した場合、第１段目のイン
バータ】４は、Ｎ−ＭＯ８Ｔｙｏのゲート電圧ｖＧが
Ｚ、、 （Ｚ、
−−−（２）の条件を満足するレベルｖ
ｔｈｔｉまで上昇したときに反転する。(Here, zn is the internal resistance of the MO8Tn transistor.) Therefore, the threshold voltage of the second stage inverter 15 is set to 1.
/2VpD, the first stage inverter ]4 has a gate voltage vG of N-MO8Tyo of Z, (Z,
--- Level v that satisfies the condition of (2)
It reverses when it rises to thti.
一方、入力信号がハイレベル（ＶＤＤ）のときは、Ｎ−
ＭＯ８Ｔ１０はオン状態、Ｎ−ＭＯ８Ｔ１２はオフ状態
にされており、従って第２段目インバータ１５の出力は
ハイレベル（ＶＨ）出力となってＮ−ＭＯ８Ｔ３３はオ
ン状態にされている。On the other hand, when the input signal is high level (VDD), N-
MO8T10 is in the on state and N-MO8T12 is in the off state, so the output of the second stage inverter 15 is a high level (VH) output, and the N-MO8T33 is in the on state.
この状態から入力信号が下降する場合を考える。Consider the case where the input signal drops from this state.
当初の状態では、Ｎ−ＭＯ８Ｔ１３がオン状態であるた
めに、第１段目のインバータ１４の出力電圧は次（３）
式で表わされる。In the initial state, since the N-MO8T13 is in the on state, the output voltage of the first stage inverter 14 is as follows (3)
It is expressed by the formula.
従って、第１段目のインバータ１４はＮ−ＭＯ８Ｔ１゜
のゲート電圧ｖＧが、
の条件を満足するレベルｖｔｈｔ まで下降したときに
反転する。Therefore, the first stage inverter 14 is inverted when the gate voltage vG of the N-MO8T1° falls to a level vtht that satisfies the following conditions.
故に、この従来の回路を用いた場合は、＋２）、 １４
１式のように、第１段目のインバータ１４のしぎい値ス
特性を有する。Therefore, when using this conventional circuit, +2), 14
As shown in Equation 1, the first stage inverter 14 has the threshold value characteristic.
第３図は以上の説明のヒステリシス回路の動作特性を示
した特性図である。FIG. 3 is a characteristic diagram showing the operating characteristics of the hysteresis circuit described above.
Ｃ発明が解決しようとする課題〕
従来のヒステリシス回路は以上のように構成されていた
ので、Ｎ−ＭＯ８Ｔ１３の様なインピーダンスを変化す
ることができる様な手段を必要とするという問題点があ
った。Problems to be solved by the invention C] Since the conventional hysteresis circuit was configured as described above, there was a problem in that it required a means capable of changing the impedance, such as N-MO8T13. .
この発明は上記のような問題点を解消するためになされ
たもので、インピーダンスを変化させる手段を必要とせ
ず、素子数を減らすことかできるヒステリシス回路を得
ることを目的とする。This invention was made to solve the above problems, and aims to provide a hysteresis circuit that does not require means for changing impedance and can reduce the number of elements.
この発明に係るヒステリシス回路はインピーダンスを変
化させる手段を無くシ、第１段目および第２段目のイン
バータのみで構成するようにしたものである。The hysteresis circuit according to the present invention does not have a means for changing impedance, and is configured only with first-stage and second-stage inverters.
この発明におけるヒステリシス回路は従来のそれに対し
て同等な作用をし、かつ素子数を減少させる。The hysteresis circuit according to the present invention has an effect equivalent to that of the conventional circuit, and also reduces the number of elements.
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図において、ソースが接地され、ゲートが入力端子に接
続されたＮ−ＭＯ８Ｔ１、及びドレインがＮ−ＭＯ８Ｔ
Ｉのドレインと接続され、ゲートが出力端子と接続され
、ソースが電源電圧に接続されたＰ−ＭＯ８Ｔ２から成
る第１段目のインバータ１４と、ゲートが電源電圧に接
続され、ソースが接地さハ、ドレインが出力端子に接続
されたｎ −ＭＯ８Ｔ４及びドレインがＮ−ＭＯ８Ｔ４
のドレインと出力端子に接続され、ゲートが第１段目の
インバータ１４の出力と接続され、ソースが電源電圧に
接続されたＰ−ＭＯ８Ｔ３から成る第２段目のインバー
タ１５で構成された相補型トランジスタによるヒステリ
シス回路である。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. 1st
In the figure, N-MO8T1 whose source is grounded and whose gate is connected to the input terminal, and N-MO8T whose drain is connected to the input terminal.
The first stage inverter 14 consists of a P-MO8T2 whose gate is connected to the drain of I, whose gate is connected to the output terminal, and whose source is connected to the power supply voltage. , n-MO8T4 whose drain is connected to the output terminal and N-MO8T4 whose drain is connected to the output terminal.
A complementary type inverter 15 is connected to the drain and output terminal of the inverter 14, the gate is connected to the output of the first inverter 14, and the second stage inverter 15 is made of P-MO8T3 whose source is connected to the power supply voltage. This is a hysteresis circuit using transistors.
次に動作について説明する。Next, the operation will be explained.
入力信号すなわちＮ−Ｈ０８Ｔ１のゲートに加えられる
信号がアースレベル（Ｏｖ）のとき、これによってＮ−
ＭＯ８ＴＩはオフ状態にされていることになり、第１段
目のインバータ回路】４の出力はハイレベルにされてい
る。When the input signal, that is, the signal applied to the gate of N-H08T1 is at ground level (Ov), this causes N-
MO8TI is turned off, and the output of the first stage inverter circuit 4 is set at a high level.
第２段目のインバータ回路】５の出力は第１段目のイン
バータ回路１４のハイレベルの出力によりＰ−ＨＯ８Ｔ
３がオフ状態にされているので、ローレベル（ｖＬ）に
なる。よって、このヒステリシス回路の出力はローレベ
ル（ＶＬ）であり、このと）Ｐ−ＭＯ８Ｔ２はオン状態
となる。2nd stage inverter circuit] The output of 5 is P-HO8T due to the high level output of the first stage inverter circuit 14
3 is turned off, it becomes low level (vL). Therefore, the output of this hysteresis circuit is at low level (VL), and at this time, P-MO8T2 is turned on.
この状態から、入力信号が上昇する場合を考える。当初
の状態では第１段目のインバータ１４のしきい値電圧７
人は次（５）式で表わされる。Consider the case where the input signal rises from this state. In the initial state, the threshold voltage 7 of the first stage inverter 14 is
A person is expressed by the following equation (5).
（ココテ、Ｚ、ハＮ−ＭＯ８Ｔ Ｉ （７）内部抵抗、
２．はオン状態でのＰ−ＭＯ８Ｔ２の内部抵抗である。(Kokote, Z, HAN-MO8T I (7) Internal resistance,
2. is the internal resistance of P-MO8T2 in the on state.
）従って、第２段目のインバータ１５のしきい値電源電
圧を１／２ ＶＤＤになるように設定した場合、第１段
目のインバータ１４はＮ−ＭＯ８Ｔ】のゲート電圧ｖ６
が
Ｚ、 （Ｚ、 ・・・（
６）の条件を満足するレベルＶｔｈＨまで上昇したとぎ
に反転する。一方、入力信号がハイレベル（ＶＤＤ）の
ときは、Ｎ−ＭＯ８Ｔ３はオン状態、Ｐ−ＭＯ８Ｔ３が
オン状態にされており、従って第２段目のインバータ】
５の出力はハイレベル（ＶＨ）出力となって、Ｐ−ＭＯ
８Ｔ２はオフに近い状態となる。) Therefore, when the threshold power supply voltage of the second stage inverter 15 is set to 1/2 VDD, the first stage inverter 14 has a gate voltage v6 of N-MO8T].
is Z, (Z, ...(
When the voltage rises to a level VthH that satisfies the condition 6), it is reversed. On the other hand, when the input signal is at a high level (VDD), N-MO8T3 is on and P-MO8T3 is on, so the second stage inverter]
The output of 5 becomes a high level (VH) output, and the P-MO
8T2 is in a state close to off.
この状態から入力信号が下降する場合を考える。Consider the case where the input signal drops from this state.
当初の状態では第】段目のインバータ１４の出力電圧ｖ
Ａは次＜７）式で表わされる。In the initial state, the output voltage v of the inverter 14 in the ]th stage is
A is expressed by the following formula (<7).
（ここで、ｚｚｆよオフに近い状態でのＰ−ＭＯ８Ｔ２
の内部抵抗である。）
従って、第１段目のインバータ】４はＮ−ＭＯ８ＴＩの
ゲート電圧ｖＧが、
２、 ＞ ２； ・・・（８）の
条件を満足するレベルＶｔｈＬまで下降したとａに反転
する。(Here, P-MO8T2 in a state close to zzf off
is the internal resistance of ) Therefore, the first stage inverter ]4 is inverted to a when the gate voltage vG of the N-MO8TI falls to a level VthL that satisfies the condition 2, >2; (8).
故に、本実施例の回路を用いた場合でも、前記（６１、
（８１式のように、第１段目のインバータ］４のしきい
値レベルが変わる。、（’、’ Ｚ、 ＜ Ｚ’）
ため、従来の回路と同様のヒステリシス特性を有する。Therefore, even when using the circuit of this embodiment, the above (61,
(As in formula 81, the threshold level of the first stage inverter] 4 changes. , (', ' Z, <Z')
Therefore, it has hysteresis characteristics similar to conventional circuits.
第３図は以上の説明のヒステリシス回路の出力信号を示
した特性図である。FIG. 3 is a characteristic diagram showing the output signal of the hysteresis circuit described above.
なお、上記実施例のヒステリシス回路において、第２図
の様にＮチャネルＭＯ８）ランジスタ５．７とＰチャネ
ルＭＯ８＋−ランジスタロ、８の極性を入れ換えた回路
についても同様の効果を得ることができる。In the hysteresis circuit of the above embodiment, the same effect can be obtained by switching the polarities of the N-channel MO8) transistor 5.7 and the P-channel MO8+- transistor 8 as shown in FIG.
以上のようにこの発明によれば、インピーダンスを変化
させる手段を無くしても、従来のヒステリシス回路と同
等な作用をするように構成したので、素子数がより少な
いヒステリシス回路を得ることができる。As described above, according to the present invention, even if a means for changing impedance is eliminated, the circuit is configured to have the same effect as a conventional hysteresis circuit, so a hysteresis circuit with a smaller number of elements can be obtained.
第１図はこの発明の一実施例によるヒステリシス回路を
示す回路図、第２図はこの発明の他の実施例を示すヒス
テリシス回路の回路図、第３図はヒステリシス回路の出
力信号の動作特性を示す特性図、第４図は従来のヒステ
リシス回路を示す回路図である。
図において、１．５は相補型ＮチャネルＭＯＳトランジ
スタ、２．６は相補型ＰチャネルＭＯＳトランジスタ、
３．７は相補型ＰチャネルＭＯＳトランジスタ、４．８
は相補型Ｎチャネルトランジスタ、】４は第１段目のイ
ンバータ、】５は第２段目のインパーツを示す。
な Ｊづ 、
図中、
同一符号は同一
または相当部分
を示す。
第１図
ｆ ’Ｎ−ＭＯ５Ｔ
２″ｐ−Ｈｏ５丁
３ ： ｐ−ＭＯ５Ｔ
ｌｓ、第２五足ｄのインパーツ
第２図
’１ｔｈＬ
ｔｈＨFIG. 1 is a circuit diagram showing a hysteresis circuit according to one embodiment of the invention, FIG. 2 is a circuit diagram of a hysteresis circuit showing another embodiment of the invention, and FIG. 3 shows the operating characteristics of the output signal of the hysteresis circuit. The characteristic diagram shown in FIG. 4 is a circuit diagram showing a conventional hysteresis circuit. In the figure, 1.5 is a complementary N-channel MOS transistor, 2.6 is a complementary P-channel MOS transistor,
3.7 is a complementary P-channel MOS transistor, 4.8
4 is a complementary N-channel transistor, ]4 is a first stage inverter, and ]5 is a second stage inverter. In the figures, the same reference numerals indicate the same or corresponding parts. Fig. 1f 'N-MO5T 2''p-Ho5cho3: p-MO5T ls, In-parts of the 2nd 5th foot d Fig. 2'1thL thH
Claims (1)
子に接続された第１のＮチヤネルまたはＰチャネルのＭ
ＯＳトランジスタと、この第１のＭＯＳトランジスタの
反対の極性を有しかつドレインが前記第１のＭＯＳトラ
ンジスタと接続され、ソースが電源またはアースに接続
される第２のＭＯＳトランジスタから成る第１番目のイ
ンバータ、および前記第１のＭＯＳトランジスタの反対
の極性を有し、かつソースが電源またはアースに接続さ
れ、ゲートが前記第１のインバータの出力に接続される
第３のＭＯＳトランジスタと、前記第１のＭＯＳトラン
ジスタと同一の極性を有し、かつドレインが前記第３の
ＭＯＳトランジスタのドレインと接続され、ソースが電
源またはアースに接続され、ゲートが電源またはアース
に接続される第４のＭＯＳトランジスタから成る第２番
目のインバータで構成され、更に前記第２のＭＯＳトラ
ンジスタのゲートは前記第２番目のインバータの出力に
接続されたことを特徴とするヒステリシス回路。A first N-channel or P-channel M whose source is connected to a power supply or ground and whose gate is connected to an input terminal.
a first MOS transistor consisting of an OS transistor and a second MOS transistor having a polarity opposite to that of the first MOS transistor and whose drain is connected to the first MOS transistor and whose source is connected to the power supply or ground; an inverter; and a third MOS transistor having a polarity opposite to that of the first MOS transistor, the source of which is connected to the power supply or ground, and the gate of which is connected to the output of the first inverter; from a fourth MOS transistor which has the same polarity as the MOS transistor, and whose drain is connected to the drain of the third MOS transistor, whose source is connected to the power supply or ground, and whose gate is connected to the power supply or ground. 1. A hysteresis circuit comprising a second inverter comprising: a second MOS transistor; further, a gate of the second MOS transistor is connected to an output of the second inverter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213608A JPH0377421A (en) | 1989-08-19 | 1989-08-19 | Hysteresis circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213608A JPH0377421A (en) | 1989-08-19 | 1989-08-19 | Hysteresis circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377421A true JPH0377421A (en) | 1991-04-03 |
Family
ID=16642000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213608A Pending JPH0377421A (en) | 1989-08-19 | 1989-08-19 | Hysteresis circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377421A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180145A (en) * | 1992-10-15 | 1994-06-28 | Rinnai Corp | Hot water supply device |
| US7211724B2 (en) | 2005-02-02 | 2007-05-01 | Tdk Corporation | Noise filter having case and core assembled therein |
-
1989
- 1989-08-19 JP JP1213608A patent/JPH0377421A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180145A (en) * | 1992-10-15 | 1994-06-28 | Rinnai Corp | Hot water supply device |
| US7211724B2 (en) | 2005-02-02 | 2007-05-01 | Tdk Corporation | Noise filter having case and core assembled therein |
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