JPH0370221A - アダプティブアレー付時分割多重受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアダプティブアレー付時分割多重受信装置、特
に陸上移動通信における時分割多重無線通信システムに
利用される受信装置に関する。

［従来の技術］ 陸上移動通信において、広帯域ＴＤＭＡ　（時分割多重
アクセス）方式に代表されるような、伝送速度が数１０
０ｋｂｐｓ以上の通信を行う場合、周波数選択性フェー
ジングによる通信品質の劣化が著しい。

周波数選択性フェージングは種々の遅延時間を持つ到来
波が種々の方向から到来してくるために、受信波が複雑
な符号量干渉を受けることから生じる。

このため、従来の受信装置では選択性フェージング対策
として適応等化量を用いている。適応等化器は時間軸上
に複数のタップを持ち、それぞれのタップ入力に重み付
けを行い、合成することによって符号量干渉等の歪を除
去する技術である。

［発明が解決しようとする課題］ 適応等化器は符号量干渉を軽減するのに適した技術であ
る。しかし、遅延波の遅延時間の増加、あるいは、伝送
速度の増加によるシンボル長の減少が生じた場合、シン
ボル長に対する遅延波の遅延時間の割合が増加し、等化
に必要な回路規模が増大する。例えば、比較的最大遅延
時間の小さい大都市地域でも、最大遅延時間が数μｓ以
上となるため、伝送速度が数百ｋｂｐｓ以上になると装
置としての実現化が困難となる。

一方、他の選択性フェージング対策としてアダプティブ
アレー技術がある。アダプティブアレーは、空間的に配
置された複数のアンテナ入力に重み付けを行い合成する
ことによって、指向性を制御し、遅延波の影響を抑圧す
る技術である。更に、遅延波の遅延時間が増加するにと
もない、直接波との相関が減少し、遅延波の抑圧特性が
向上するという特性を持つ。従って、装置の規模は遅延
波の遅延時間によらず、特に、伝送速度が大きい場合に
効果を発揮する。

しかし、アダプティブアレー装置を実現する場合、従来
ではＩＦ、ＲＦ帯で処理を行っているため、複雑なアル
ゴリズムによる処理が困難であり、陸上移動通信システ
ムとしては、まだ実用化されていない。

従って、本発明の主な目的は、アダプティブアレー装置
を選択性フェージング対策として採用した時分割多重受
信装置を実現することにある。

本発明の具体的目的は信号処理部にディジタル信号処理
を適用する場合、現状のディジタル信号処理用プロセッ
サ（ＤＳＰと略称）の処理能力で高速（数十ｋｂｐｓ以
上）のデータに対して複雑な制御を連続的に、かつ、リ
アルタイムで処理すること。

不必要なデータが送られてくる時間を利用して蓄積−括
復調を行うとき、出力クロック再生回路を簡易に実現す
ること。

さらに、陸上移動通信ではフェージングによる電界強度
の変動が激しいために、Ａ／Ｄ変換時のダイナミックレ
ンジを確保する観点からＡＧＣ（自動利得制御）を用い
なければならない。しかも、アダプティブアレー装置の
場合、各ブランチにおけるＡＧＣゲインの制御は、アダ
プティブアレーのアルゴリズムと密接に関係し、特性を
左右する大きなパラメータとなる。従って、アダプティ
ブアレーの各ブランチのＡＧＣゲインの制御方法を確立
すること。更に、ＴＤＭＡシステムのフレーム同期の安
定性、捕捉性を向上することである。

［課題を解決するための手段］ 本発明は上記目的を達成するため１選択性フェージング
対策としてアダプティブアレー技術を適用し、遅延時間
が大きい場合の信号品質の改善を図る。このため時分割
多重受信装置を次の構成手段で構成する。

受信アンテナ、周波数変換回路、ＡＧＣ回路。

直交検波器、Ａ／Ｄ変換器が順に接続された複数個のブ
ランチと、 上記Ａ／Ｄ変換器の出力の複素ベースバンド信号を記憶
する複数のメモリと、 上記複数のメモリのデータを適応的に合成し、合成後の
出力が常に最適となるよう制御するアダプティブアレー
処理部と 上記アダプティブアレー処理部からのデータを復調し、
復調後のバーストデータを連続した出力にするデータ変
換部と、 上記複数のブランチの複素ベースバンド信号の中から最
大レベルを有するブランチを選択し１選択されたブラン
チのレベルから上記複数のブランチのＡＧＣゲインを決
定し、共通にフィードバックする最大電力ブランチ検出
回路と、 上記最大電力ブランチ検出回路で選択されたブランチの
信号の電力をリミタによって一定とし、上記リミタ出力
信号と既知のフレーム同期波形との複素相関を算出し、
しきい値判定によりフレーム同期信号を出力するフレー
ム同期部と上記フレーム同期信号を逓倍し、ＰＬＬによ
って平滑化して外部データ出力用のタロツクを再生する
クロック再生回路を備える。

［作用コ 本発明によれば複数のブランチによって準同期検波され
た信号はベースバンド帯でＤＳＰによってディジタル信
号処理されるので、アダプティブアレーの制御部の複雑
な信号処理が可能となる。

時分割多重受信システムの場合、不必要なデータが送ら
れてくる時間を利用して蓄積−括復調方式を行えば既存
のＤＳＰでリアルタイム処理ができる。

アダプティブアレー装置の場合、各ブランチにおけるＡ
ＧＣゲインの制御はアダプティブアレーのアルゴリズム
と密接に関係し、特性を左右する大きなパラメータとな
るが、最大電力ブランチ検出回路によって、各ブランチ
のＡＧＣゲインが共通に制御されるので、アダプティブ
アレーの入力信号の線形性が保たれる。

また、蓄積−括復調の場合に問題となる出力クロックの
再生にはフレーム同期信号を利用しているため、専用の
回路を必要としない。

［実施例コ 第１図は本発明によるアダプティブアレー付時分割多重
受信装置の１実施例の構成国を示す。ここではｎ本のア
ンテナで構成されたシステムを例にとって説明する。ｎ
本のアンテナ１−ｉ（ｉ＝上、２，３．・・・ｎ以下同
じ）はそれぞれ周波数変換回路３−ｉによってＩＦ帯に
変換された後、へ〇Ｃ回路４−ｉでゲイン調整が行われ
る。このとき、ＡＧＣゲインを決定するＡＧＣ出力のフ
ィードバック量Ｆをすべて共通とし、全ブランチ５−ｉ
中の最大入力電力を用いてフィードバックｉＬＦを決定
する。これにより、各ブランチ間のＡＧＣ後の信号は線
形性を維持するとともに、Ａ／Ｄ変換時のダイナミック
レンジが保持される。

ＡＧＣ後の信号は、局部発振機８を用いて直交検波器７
−ｉで準同期検波される。さらに、Ａ／Ｄ変換機９でデ
ィジタル値１１．０１・・・Ｉｎ、Ｑｎに変換された後
、アダプティブアレー処理部１１に送られる。

一方、最大電力ブランチ検出回路１０は、Ａ／Ｄ変換後
のｎ個のブランチの複素ベースバンド信号（ＩＩ、Ｑｌ
）　・・・　（Ｉ　ｎ、Ｑｎ）の中で最大電力と成るブ
ランチ（Ｉｍａｘ、Ｑｍａｘ）を選択し、その信号に対
してリミタ１７をかけた後、フレーム同期部１８によっ
てフレーム同期ワードを検出し、フレーム同期信号ＳＦ
を出力するにのフレーム同期信号ＳＦはアダプティブア
レー処理部１１、復調部２２、データ変換部２３の同期
信号として使用されるとともに、クロック再生回路２４
においても、逓倍されてデータ出力クロックＣＬＫとな
る。

アダプティブアレー制御部１１に送られた複素ベースバ
ンド信号（ＩＩ、Ｑｌ）・・・（Ｉｎ、Ｑｎ）は所望の
エフレーム分だけメモリ６に蓄えられる。

さらに、フレーム同期信号ＳＦによって各信号処理部１
工、２２．２３の処理が開始し、アダプティブアレー処
理部■１がメモリ６からデータを読み出して処理を行い
、その後、復調部２２、データ同期ワード検出・データ
出力２３と、それぞれの処理をパイプラインで処理する
。これらはディジタル信号処理用プロセッサを用いて構
成することにより、複雑な信号処理を容易に行うことが
できる。

第２図に蓄積−括復調のタイムチャートを示す。

↓フレームがｎスロットで構成されているＴＤＭＡシス
テムの場合、希望のスロット＃１が伝送される時間３０
では処理できない制御でも、蓄積−括復調によってエフ
レーム分のデータが伝送される時間Ｔｆを利用し、さら
に、パイプライン処理を併用することによってアダプテ
ィブアレー制御３２や復調３３、データ変換３４の処理
がリアルタイムで行うことができる。

第３図は本発明による時分割多重受信装置の他の実施例
の構成図を示す。ここで、送信信号のスロット構成を第
４図に示す。チャンネル伝送速度８ｋｂｐｓの送信デー
タは３８４ビツト毎にブロック（７０）化され、２４ｃ
ｈの多重化が行われる。伝送速度は２５６ｋｂｐｓであ
り、各スロットは３８４ビツトの情報ＩＷにヘッダ等Ｆ
Ｓ、ＰＲ，ＤＳ、ＧＳを付加した５１２ビツトのデータ
で構成される。このとき、エフレーム長は４８ｍ５ｅｃ
、１スロツト長は２ｍ５ｅｃとなる。なお、フレーム同
期ワードＦＳにはＰＮ符号を採用している。

変調方式はＧＭＳＫ（ガウシアン・フィルタート・ミニ
マム・シフトキーイングｒＧａｕｓｓｉａｎ　ｆｉｌｔ
ｅｒｅｄ　Ｍｉｎｉｍｕｍ　５ｈｉｆｔ　Ｋｅｙｉｎｇ
」）を採用し、アダプティブアレーの制御アルゴリズム
として定包絡線変調方式に適したアルゴリズムであるＣ
ＭＡ（コンスタント・モジュラス・アルゴリズムｒｃｏ
ｎｓｔａｎｔＭｏｄｕｌｕｓ　ＡｌｇｏｒｉｔｈｍＪ）
を適用した。

第３図に示されているとおり、本実施例は４素子のアン
テナＩ　　ｘ　（ｘ　＝１　！　２　＋　３１４　）を
配置し、４系統の周波数変換部を用意いした。受信信号
は第１ＩＦ変換回路３−１−ｉ及び第２ＩＦ変換回路３
−２−ｉによって周波数変換され、受信フィルタ１２−
ｉによって雑音が除去される。

さらに、各受信信号はＡ／Ｄ変換時のダイナミックレン
ジの確保のために、ＡＧＣ４−ｉが行われる。

このとき、各ブランチのＡＧＣゲインを等しくするため
、最大電力ブランチ検出回路１０において各ブランチの
最大ブランチの電界強度を算出し、各ブランチのＡＧＣ
の共通フィードバック信号Ｆを出力する。

最大電力ブランチ検出回路１０の詳細な構成を第５図に
示す。各ブランチのＩ、Ｑ両チャネルの信’：ｙＩｉ、
ＱｉはＲＯＭ１３−ｉに入力され、包絡線値Ｒ＝ψ（Ｉ
ｉ２＋Ｑｉ”）が出力される。各ブランチの包絡線値Ｒ
は比較器１４で大小比較され、最大電力ブランチが検出
される。

ブランチ選択回路１９では最大電力ブランチを示す信号
により最大電力ブランチを選択し、■。

Ｑ各チャネルの信号Ｉｍａｘ、Ｑｍａｘを出力する。さ
らに、比較器１４から出力された最大電力ブランチの包
絡線値Ｒｍａｘを積分器で平均化することによってＡＧ
Ｃゲインのフィードバック量Ｆを決定している。

第３図におけるＡＧＣ回路４−ｉの出力であるＩＦ倍信
号、局部発信機８で発生させた非再生搬送波を用いて、
直交検波器７−ｉで準同期検波され、複素ベースバンド
信号となる。この複素ベースバンド信号は、各ブランチ
ともサンプリング周波数ＩＭＨｚ（１ビツトあたり４サ
ンプル）のＡ／Ｄ変換機９によってディジタル値Ｉｉ、
Ｑｉに変換される。

Ａ／Ｄ変換機９によってディジタル化された複素ベース
バンド信号（Ｉｉ、Ｑｉ）はＣＭＡ処理部２０に送られ
るとともに、最大ブランチ検出回路１０を経てフレーム
同期部１８で相関処理が行ねれる。

フレーム同期部１８の構成を第６図に示す。フレーム同
期ワードにはＰＮ符号を用いており、相関処理によって
フレーム同期信号ＳＦを発生させる。本実施例では、こ
の相関処理はＤＳＰ２８によるディジタル信号処理によ
って行われる。

最大重カブランチ検出回路ｌＯから出力される最大ブラ
ンチの■チャネルの信号Ｉｍａｘは、最大電力ブランチ
の包絡線値Ｒｍａｘを用いて、ＲＯＭ２５により規格化
（Ｉｍａｘ／Ｒｍａｘ）が行われる。同様にＱチャネル
の信号Ｑ　ｍ　ａ　ｘも規格化され、ＤＳＰ２８には、
複素ベースバンド信号（Ｉｍａｘ、Ｑｍａｘ）にリミタ
をかけた信号が人力される。

ＤＳＰ２８では、ＲＯＭ２５及び２６の出力である複素
信号と、ＲＯＭ２７にストアされたフレーム同期ワード
の複素波形データとの相関値を算出する。

ＤＳＰ２８で算出された相関値ＳＲはＲＯＭ２９でしき
い値判定される。このとき、ＤＳＰ２８の入力信号の電
力は一定となるため、フレーム同期信号検出のしきい値
を一定にすることができる。

しきい値判定されたフレーム同期信号ＳＦは各信号処理
部のトリガとして用いられる。また、フレーム同期信号
ＳＦの周期が４８ｍ５であることから、フレーム同期信
号を逓倍器３５で逓倍し、ＰＬＬ　（位相同期回路）３
６で平滑化を行って８ｋＨｚの外部出力用クロック（、
ＬＫを再生する。

第３図においてＣＭＡ処理部２０に送られた複素ベース
バンド信号（Ｉｉ−Ｑｉ）は、蓄積−括復調によって処
理される。

ＣＭＡ処理部２０の一実施例の構成を第７図に示す。Ｃ
ＭＡ処理部２０に送られたデータ（Ｉｉ、Ｑｉ）は所望
のスロット分がＤＰＲＡＭ　（デュアル　ポート　ラム
ｒＤｕａｌ　　Ｐｏｒｔ　　ＲＡＭＪ）４０−ｉに蓄え
られる。そして、フレーム同期部１８からのフレーム同
期信号ＳＦによって、各ブランチの信号が対応するＤＳ
Ｐ４１−１に取り込まれ、ＣＭＡと呼ばれるアルゴリズ
ムにより重み付けが行われる。

重み付けされた信号はスレーブのＤＳＰ４１−２・・・
４１−４からＤＳＰ４１−１にＦＩＦＯ（ファースト　
イン　ファースト　アウトｒＦｉｒｓｔ　　Ｉｎ　　Ｆ
ｉｒｓｔ　　０ｕｔＪ）４２を介して送られる。ホスト
ＤＳＰ４１−１は、各ＤＳＰからの信号を合成し、合成
後の信号Ｙｌ、ＹＱを出力する。さらに、ホストＤＳＰ
４１−１は誤差信号を算出し、ＦＩＦＯ４２−ｉ−１を
介してスレーブＤＳＰ４１−２・・・４１−４に出力す
る。そして、各ＤＳＰ４１−１及び４１−２・・・４Ｌ
−４は誤差信号により重み付けの値を更新する。

ＣＭＡ処理部２０では、４つのＤＳＰで並列に処理を行
うことにより、処理の高速化を図っている。

第３図でＣＭＡ処理部２０から出力された合成後の信号
Ｙｒ及びＹＱは復調及びデータ変換部２２．２３に送ら
れる。

復調２２及びデータ変換部２３の構成を第８図に示す。

ＣＭＡ処理部２０からのデータＹｌ及びＹＱはそれぞれ
ＤＰＲＡＭ４３−１及び４３−２を介してＤＳＰ４４に
入力され、ベースバンド帯におけるディジタル信号処理
によって実現されたコスタスループにより搬送波及びク
ロックの再生が行われる。

位相補償された工、Ｑチャネルの信号、Ｑチャネルの信
号及びＧＭＳＫ同期検波クロックはそれぞれＤＰＲＡＭ
４５−１．４５−２及び４５−３を介してＤＳＰ４６に
出力される。ＤＳＰ４６ではＧＭＳＫ同期検波が行われ
、復調されたデータがＤＰＲＡＭ４７を介してＤＳＰ４
８に出力される。ＤＳＰ４８はバースト的に送られてき
たデータから情報ビットだけを抜取り、フレーム同期部
１８で再生された外部出力クロックＣＬＫで連続的に出
力する。このとき、Ｆ　Ｉ　ＦＯ４９をバッファとして
使用し、外部出力データ用りロックＣＬＫのジッタを吸
収する。

これら複数のＤＳＰ４４．４６．４８並びに。

ＣＭ　Ａ処理部２０のホストＤＳＰ４１−１はＤＰＲＡ
Ｍを介してデータ転送を行っており、パイプライン処理
によって処理の高速化を図っている。

［発明の効果］ アダプティブアレーの制御部にディジタル信号処理を適
用することにより、複雑な信号処理を可能とする装置を
製作することができる。

一方、蓄積−括復調の場合に問題となる出力クロックの
再生にはフレーム同期信号を使用しているため、従来の
クロック再生回路を別に用意する必要が解消される。

また、Ａ／Ｄ変換時のダイナミックレンジを確保するた
めのＡＧＣのゲインの制御は、各ブランチ共通方式によ
り、アダプティブアレーの入力信号の関係がＡＧＣ以前
と等しくなり、アダプティブアレーの制御に影響を与え
ない。以上の発明により、高速伝送が必須となるＴＤＭ
Ａ方式の受信機において発生する周波数選択性フェージ
ングの影響を軽減できるとともに、フェージングに強い
フレーム同期が行える。

【図面の簡単な説明】

第１図及び第３図は本発明による時分割多重受信装置の
実施例の構成図、第２図は蓄積−括復調のタイムチャー
ト、第４図はＴＤＭＡシステムにおける信号のタイムス
ロット構成図、第５図は第３図における最大電力ブラン
チ検出回路５６の構成図、第６図は第３図におけるフレ
ーム同期部６１の構成図、第７図は第３図におけるＣＭ
Ａ処理部５７の構成図、第８図は第３図における復調部
及びデータ変換処理部６４の構成図である。 １：受信アンテナ、３：周波数変換回路、４：ＡＧＣ回
路、５ニブランチ、６，４２．４９：メモリ、７：準同
期検波用直交検波器、８：局部発振器、９　：　Ａ／Ｄ
変換器、工Ｏ：最大電カブランチ検出回路、１１：アダ
プティブアレー処理部、１３．２５．２６．２７．２９
：ＲＯＭ、１４：比較器、１７：リミタ、１８：フレー
ム同期部、１９：最大電力ブランチ選択回路、２０：Ｃ
ＭＡ処理部、２２：復調部、２３：データ変換部、２８
．４１．４４．４６：ＤＳＰ、３５：逓倍器、３６：Ｐ
ＬＬ、４０，４３．４５．４７４５：ＤＰＲＡＭ。

Claims (1)

1. 【特許請求の範囲】 １、受信アンテナ、周波数変換回路、ＡＧＣ回路、直交
   検波器、Ａ／Ｄ変換器が順に接続された複数個のブラン
   チと、 上記Ａ／Ｄ変換器の出力の複素ベースバンド信号を記憶
   する複数のメモリと、 上記複数のメモリのデータを適応的に合成し、合成後の
   出力が常に最適となるよう制御するアダプティブアレー
   処理部と 上記アダプティブアレー処理部からのデータを復調し、
   復調後のバーストデータを連続した出力にするデータ変
   換部と、 上記複数のブランチの複素ベースバンド信号の中から最
   大レベルを有するブランチを選択し、選択されたブラン
   チのレベルから上記複数のブランチのＡＧＣゲインを決
   定し、共通にフィードバックする最大電力ブランチ検出
   回路と、上記最大電力ブランチ検出回路で選択されたブ
   ランチの信号の電力をリミタによって一定とし、上記リ
   ミタ出力信号と既知のフレーム同期波形との複素相関を
   算出し、しきい値判定によりフレーム同期信号を出力す
   るフレーム同期部と 上記フレーム同期信号を逓倍し、ＰＬＬによって平滑化
   して外部データ出力用のクロックを再生するクロック再
   生回路を備えたことを特徴とするアダプティブアレー付
   時分割多重受信装置。