JPH0368394B2

JPH0368394B2 -

Info

Publication number: JPH0368394B2
Application number: JP2076303A
Authority: JP
Inventors: Masaaki Kitajima; Hideaki Kawakami; Hisao Hanmura; Keiji Nagae
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-26
Filing date: 1990-03-26
Publication date: 1991-10-28
Also published as: JPH02275989A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、液晶マトリクス表示装置に係り、特
にその駆動電圧波形を発生する回路の改良に関す
る。

〔従来の技術〕

従来、液晶マトリクスパネルを線順次走査方式
で且つ電圧平均化法で交流駆動することが知られ
ているが、先に本願出願人はこの種の駆動方式を
具体的に実現する装置として第１図に示すような
液晶マトリクスパネル表示装置を提案した（特願
昭51−112994号）。

第７図において、１０は液晶マトリクスパネル
であり、画素となるべき多数のマトリクス交叉点
を定めるように、たがいに交叉して配置された透
明な複数の走査電極Ｘ１〜Ｘ４及び信号電極Ｙ１
〜Ｙ４を有する。各マトリクス交叉点において対
向電極間に介在する液晶は、それに印加される電
圧がある値（しきい値電圧V_thと称する）をこえ
ると、液平晶分子の配向状態が変化し、光透過率
が変化する。この種のパネルで画像表示を行うに
あたつては、液晶の特性にみあつた線順次走査方
式で走査電極Ｘ１〜Ｘ４を走査する一方、信号電
極Ｙ１〜Ｙ４側へ画像信号を供給するようになつ
ており、その場合の駆動方式としては、液晶の励
起状態のむらを防ぐために電圧平均化法とよばれ
る交流駆動方式が好んで用いられる。

このような線順次走査方式及び電圧平均化法を
採用した第７図の表示装置において、１２は線順
次走査信号を発生する走査回路、１６，１８は第
８図に示すような選択電圧V_s1、非選択電圧V_NS1
をそれぞれ発生する電圧発生回路、２０は線順次
走査信号に応じて電圧V_S1，V_NS1を組合せて各走
査電極に供給すべき駆動電圧波形を合成する第１
の電子スイツチ回路、２２は画像信号入力端子２
２ａを有する直列−並列変換回路、２４は１行分
の画像信号を記憶するラインメモリ、２８，３０
は、第８図に示すような選択電圧V_S2、非選択電
圧V_NS2をそれぞれ発生する電圧発生回路、３２
は、ランインメモリ２４からの画像信号の各ビツ
ト状態に応じて電圧V_S2，V_NS2を組合せて各信号
電極に供給すべき駆動電圧波形を合成する第２の
電子スイツチ回路である。電子スイツチ回路２０
は、それぞれ各走査電極毎に接続された電子スイ
ツチ２０ａ，２０ｂのペアを有し、各一方の電子
スイツチ２０ａの制御端子には正相の走査信号が
印加され、各他方の電子スイツチ２０ｂの制御端
子にはインバータ１４を介して逆相の走査信号が
印加されるようになつている。電子スイツチペア
は、一方のスイツチがオンのときは他方のスイツ
チがオフするように交互に開閉動作してその共通
出力側には第８図に示すように選択電圧V_S1及び
非選択電圧V_NS1の組合せからなる走査電極駆動用
電圧波形V_Xを発生させる。電圧スイツチ回路３
２も上記した回路２０と同様に構成されており、
それぞれ各信号電極毎に接続された電子スイツチ
３２ａ，３２ｂのペアを有し、各一方の電子スイ
ツチ３２ａの制御端子には正相の画像信号が加え
られ、各他方の電子スイツチ２０ｂの制御端子に
はインバータ２６を介して逆相の画像信号が印加
されるようになつている。電子スイツチ３２ａ，
３２ｂのペアは前述の電子スイツチ２０ａ，２０
ｂと同様に開閉動作し、その共通出力端には第８
図に示すように選択電圧V_S2及び非選択電圧V_NS2
の組合せからなる信号電極駆動用の電圧波形V_Y
を発生する。液晶マトリクスパネル１０に駆動電
圧V_X，V_Yを印加した場合に実際に液晶に加わる
電圧は第８図に示すようにV_X−V_Yの交流波形と
なり、Ａは選択状態、Ｂ及びＣは半選択状態、Ｄ
は非選択状態となる。

第８図に示したような駆動電圧波形を得るため
に、選択電圧V_S1としてはV₀と０の２つの電位ベ
ルトをもつ信号が、非選択電圧V_NS1としては１／
aV₀と（１−１／ａ）V₀の２つのレベルを持つ信
号が、選択電圧V_S2としては０とV₀の２つのレベ
ルをもつ信号が、非選択電圧V_NS2としては２／
aV₀と（１−２／ａ）V₀の２つのレベルをもつ信
号がそれぞれ必要とされ、電圧発生回路１６，１
８，２８，３０はそれぞれの信号を発生するパル
ス発振器で構成されている。なお、ａは液晶の駆
動条件に応じて定められる定数であり、例えば特
開昭50−68419号公報に示される様に、デユーテ
イ比を１／Ｎとすると、最適にはａ＝√＋１の
近傍に設定される。

第７図の回路では、場合によつては第９図に示
すような駆動電圧波形V_X，V_Yを発生させて、液
晶にV_X−V_Yなる第８図の場合と同様の交流波形
を加えることができる。この場合には、V_S1とし
て＋（１−１／ａ）V₀と−（１−１／ａ）V₀の２
レベルの信号、V_NS1として０レベルの信号、V_S2
及びV_NS2としては互いに逆位相の±１／aV₀の交
流信号をそれぞれ発生させる。

〔発明が解決しようとする課題〕

しかしながら、上記した従来装置には、電子ス
イツチについての具体的な構成が示されていな
い。ところで、液晶の駆動電圧を切換える電子ス
イツチは、第１図に示したように、少なくとも一
対の電子スイツチペアが用いられ、それらの電子
スイツチの出力端を共通にして各走査又は信号電
極に接続した構成となる。このように出力端を共
通接続した２以上の相補的に動作する電子スイツ
チを、MOS等の電界効果型トランジスタ
（FET）で構成すると、電子スイツチの動作状態
に拘らず、順バイアスを防止すると同時に逆バイ
アスが大きくならないようにする必要がある。す
なわち、オフ状態にある電子スイツチの出力電極
には、共通接続された他の電子スイツチからの出
力電圧が印加されるから、この場合他の電子スイ
ツチの出力電圧のレベルに拘らず、基板と出力電
極とが順バイアスにならないように保持しなけれ
ばならない。そのために、基板電圧を低く設定す
ると、オン状態になつたときに逆バイアスが大き
くなり過ぎていわゆる基板効果の問題が生ずる。
この基板効果はしきい値電圧V_thを増大させるの
で、実質的に電子スイツチの抵抗が増大し、液晶
の静電容量と定まるCR時定数を大きくして、駆
動電圧の波形を歪ませ、輝度の低下やコントラス
トの低下をもたらす問題がある。

本発明の目的は、液晶の透明電極に印加する電
圧のレベルを切り換える複数の電子スイツチを、
Ｎ型MOSトランジスタにより構成してなる液晶
マトリクス表示装置において、そのＮ型MOSト
ランジスタの出力電圧と基板間が順バイアスされ
るのを防止し、かつ逆バイアスを所定の大きさに
抑えることにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明は、対向する
第１と第２の透明電極と、これらの透明電極間に
挿入された液晶と、前記各透明電極に制御電圧に
応じて所定の電圧を印加するスイツチ回路とを含
んでなる液晶マトリクス表示装置において、前記
スイツチ回路がそれぞれのゲートと一対の主電極
と基板とを有してなる複数のＮ型MOSトランジ
スタを含み、該各トランジスタの一方の主電極に
それぞれ異なる入力電圧を入力し、他方の主電極
を前記透明電極に共通接続し、各トランジスタの
ゲートに前記一対の主電極間のインピーダンスを
低下させる制御電圧を択一的に入力し、各トラン
ジスタの基板に、前記制御電圧に応答させて、当
該トランジスタの一対の主電極間のインピーダン
スが低い状態時（オン状態時）には当該トランジ
スタの入力電圧を、インピーダンスが高い状態時
（オフ状態時）には前記入力電圧の最低電圧と同
等若しくはこれより低い電圧を切り換えて印加す
る構成としたことを特徴とする。

〔作用〕

このように構成するこにより、本発明によれば
次の作用により、上記目的が達成される。

すなわち、基板に制御電圧に応答させて、当該
トランジスタがオン状態時には当該トランジスタ
の入力電圧を、オフ状態時には前記入力電圧の最
低電圧と同等若しくはこれより低い電圧を切り換
えて印加する構成としたことから、トランジスタ
がオン状態にあるときは基板に主電極と同じ入力
電圧が印加されるので、逆バイアスが大きくなり
過ぎるのを防止でき、一方オフ状態になつたとき
は基板に回路中で最も低い電圧が印加されるの
で、共通接続された主電極にオン状態にある他の
トランジスタの入力電圧が印加されても、当該主
電極と基板の電位関係が順バイアスになるのを防
止できる。この結果、液晶表示の輝度やコントラ
ストの低下を防止できる。

〔実施例〕

以下、添付図面に示す実施例について本発明を
詳細に説明する。

第１図に、本発明の一実施例による液晶マトリ
クス表示装置の全体回路構成が示されている。同
図の回路において第７図におけると同一部分に同
一符号を付してあり、これらの部分の動作は前述
したものと同様であるので特に詳述しない。簡単
のため、この例では３×３の液晶マトリクスパネ
ル１０を駆動する場合ととり上げて、本発明と特
徴となる電圧発生回路４０の構成及び動作を詳述
する。第１図において、e₁₁，e₁₂……e₃₃はマトリ
クス交叉点に位置する液晶体又は画素を示し、
V_X1〜V_X3は走査電極Ｘ１〜Ｘ３を駆動する電圧、
V_Y1〜V_Y3は信号電極Ｙ１〜Ｙ３を駆動するため
の電圧を示す。また、Ｓ１〜Ｓ３は順次走査信
号、Ｌ１〜Ｌ３は１行分の画像信号の各ビツトを
示す。

走査側の選択電圧V_S1及び非選択電圧V_NS1並び
に信号側の選択電圧V_S2及び非選択電圧V_NS2を発
生する電圧発生回路４０は、第２図に示すような
構成になつており、抵抗分圧回路４３と、電子ス
イツチ回路５０とを含んでいる。抵抗分圧回路４
３は一対の電位点４４Ａと４４Ｆとの間に直列接
続された抵抗４３Ａ，４３Ｂ，４３Ｃ，４３Ｄ，
４３Ｅとをそなえ、電位点４４Ａには電源端子４
１から可変抵抗４２を介して電源電圧V_DDが印加
され、電位点４４ＦはＯ電位又は接地電位に接続
されている。抵抗４３Ａ，４３Ｂ，４３Ｃ，４３
Ｄ，４３Ｅの値は先に第８図に関して説明した選
択・非選択電圧を構成する電位レベルを得るため
それぞれＲ、Ｒ、（ａ−４）Ｒ、Ｒ、Ｒに選ばれ、
その抵抗比は１：１：（ａ−４）：１：１となつて
いる。このように各抵抗４３Ａ〜４３Ｅに重みを
もたせておくことにより抵抗間接接点４４Ｂ，４
４Ｃ，４４Ｄ，４４Ｅには、電位点４４Ａの電位
をV₀、４４ＦのそれをＯとした場合に、それぞ
れ（１−１／ａ）V₀、（１−２／ａ）V₀、２／
aV₀、１／aV₀なる電位を得ることができる。

一方、電子スイツチ回路５０は、４つの電子ス
イツチペア５１，５２，５３，５４をそれぞれ構
成する電子スイツチ５１ａ及び５１ｂ，５１ａ及
び５２ｂ，５３ａ及び５３ｂ，５４ａ及び５４ｂ
をそなえている。電子スイツチ５１ａ，51bの出
力端は出力端子５５に、電子スイツチ５２ａ，５
２ｂの出力端は出力端子５６に、電子スイツチ回
路５３ａ，５３ｂの出力端は出力端子５７に、電
子スイツチ５４ａ，５４ｂの出力端は出力端子５
８にそれぞれ共通接続されている。４８は同期間
クロツク信号CPを印加するための端子であり、
この端子４８は一方で電子スイツチ５１ａ，５１
ｂ，５３ｂ，５４ｂの各制御入力端子に接続さ
れ、他方でインバータ４９を介して電子スイツチ
５１ｂ，５２ａ，５３ａ，５４ａの各制御入力端
子に接続されている。この結果、各電子スイツチ
ペアの電子スイツチは一方が閉じるときには他方
が開くというにたがいに逆位相で開閉動作を行う
ようになつている。電子スイツチペア５１を構成
する一方の電子スイツチ５１ａには電位点４４Ａ
の電圧V₀が、他方の電子スイツチ５１ｂには電
位点４４Ｆの電圧Ｏがそれぞれ供給されており、
出力端子５５には第４図に示すようにクロツク信
号CPに応じて走査電極側の選択電圧V_S1が発生さ
れる。電子スイツチペア５２を構成する一方の電
子スイツチ５２ａには接続点４４Ｂの電圧（１−
１／ａ）V₀が、他の電子スイツチ５２ｂには接
続点４４Ｅの電圧１／aV₀がそれぞれ供給され、
出力端子５６には第４図に示すようにクロツク信
号CPに応じて走査電極側の非選択電圧V_NS1が発
生される。電子スイツチペア５３の一方の電子ス
イツチ５３ａには電位点４４Ａから電圧V₀が供
給されるとともに他方のスイツチ５３ｂには電位
点４４Ｆから電圧Ｏが供給され、従つて第４図に
示すように出力端子５７にはクロツク信号CPに
応じて信号電極側の選択電圧V_S2が発生される。
さらに、電子スイツチペア５４の一方の電子スイ
ツチ５４ａには接続点４４Ｃ電圧（１−２／ａ）
V₀が供給されるとともに他方の電子スイツチ５
４ｂには接続点４４Ｄの電圧２／aV₀が供給さ
れ、出力端子５８からは、第４図に示すようにク
ロツク信号CPに応じて信号電極側の非選択電圧
V_NS2が得られる。

第３図に、本発明の特徴に係る上記各電子スイ
ツチの好適な実施例を示す。同図に示すように、
本実施例の電子スイツチは、コンプリメンタリ・
メタル・オキサイド・セミコンダクタ（CMOS）
集積回路から構成されている。図において、IN
は入力端子、OUTは出力端子、Vcは制御電圧、
V_SSはソース電源の電圧であり、回路中で最も低
い電圧に設定されている。ＰチヤンネルMOSト
ランジスタ（以下、Ｐ−MOSと称する。）Ｐ１と
ＮチヤンネルMOSトランジスタ（以下、Ｎ−
MOSと称する。）Ｎ１は、一対のインバータ回路
を構成している。それらＰ１とＮ１のゲートに制
御電圧Vcが入力され、Ｐ１の一方の主電極に入
力電圧V_INが入力され、Ｐ１の他方の主電極はＮ
１の一方の主電極と共通に接続されて、このイン
バータ回路の出力はVaとされている。また、Ｎ
１の他方の主電極と基板は基準電圧としてのソー
ス電源V_SSが印加されている。また、Ｐ１にはＮ
−MOS・Ｎ２が並列に接続されている。このＮ
２の機能は、Ｐ１がオン状態になつたとき同時に
オン状態になり、出力Vaの立上りを早めるワー
スフオロワーとして動作する補助トランジスタで
ある。一対のＰ−MOS・Ｐ２とＮ−MOS・Ｎ３
を並列接続したものは、入力端子INと出力端子
OUT間の開閉を行なうトランスミツシヨンゲー
トを構成している。並列接続された一方の主電極
は入力端子INに接続され、他方の主電極は出力
端子OUTに接続されている。そして、Ｐ２のゲ
ートには制御電圧Vcが、Ｎ３のゲートには制御
電圧Vcを反転した電圧が入力されている。また、
Ｎ２とＮ３の基板（Ｐウエル）はインバータ回路
の出力電圧Vaが印加されている。なお、図示し
ていないが、制御電圧Vcの入力回路に、信号レ
ベルを反転するインバータが設けられている。

ここで、上記のように構成されるCMOSスイ
ツチ回路の動作を説明する。

Ｐ１とＮ１からなるインバータ回路は、制御電
圧VcがＨレベルのときＮ１がオンになつて、そ
の出力Vaは基準電圧V_SSになり、制御電圧Vcが
ＬレベルのときＰ１がオンになつて出力Vaは入
力電圧V_INになる。トランスミツシヨンゲートを
構成するＰ２，Ｎ３は、制御電圧VcがＨレベル
のときINとOUT間をオフ状態（高インピーダン
ス）にし、制御電圧VcがＬレベルのとき、同時
にオン状態（低インピーダンス）になつて、入力
電圧V_INを出力する。このＮ３の基板（Ｐウエ
ル）には、上記したように制御電圧Vcに応じて
入力電圧V_IN又は基準電圧V_SSが切換えて印加され
る。

ここで、基板の電位をV_INとV_SSに切換えること
による利点について説明する。第３図の電子スイ
ツチは、第１図又は第２図に示したように、２個
１組として、その出力端子OUTを共通に接続し
て電子スイツチペアとして用いられる。そして、
各電子スイツチペアにはインバータ１４又は４９
により制御電圧が相補的に印加されているので、
一方の電子スイツチがオン状態になると、他方の
電子スイツチはオフ状態になる。なお、入力端子
INには分圧抵抗回路４３により発生された電位
が入力される。制御電圧Vcとしては、クロツク
信号、走査信号又は画像信号に応じた電圧が入力
される。いま、制御電圧VcがＨレベルの場合を
考えると、Ｐ２とＮ３はオフとなり、Ｎ３の基板
電位は基準電圧V_SSになる。この場合、一対の主
電極（ソース、ドレイン）には自己の入力電圧
V_INと他の電子スイツチ回路の出力電圧（V_IN）
がそれぞれ印加されるが、V_SSが最も低い電圧に
設定されているので、Ｎ３の基板（Ｐ型）とソー
ス・ドレイン（Ｎ型）電極間のPN接合は、順バ
イアスになることがない。もし、このPN接合が
順バイアスされると、多大な電流が流れたり、出
力端子OUTの電位が所定の電位にならないとい
う、誤動作が起きる。一方、制御電圧VcがＬレ
ベルの場合を考えると、Ｐ２とＮ３はオンとな
り、一対のソース・ドレイン電極とＮ３の基板電
位は共に入力電位V_INになり、上記PN接合は順
バイアスされることがない。また、ソース・ドレ
イン電極と基板との間に電位差がないので、基板
効果によるしきい値電圧V_thの増加が生ずること
がない。この場合、基板電位を基準電圧V_SSのま
まに保持しておくと、ソース・ドレイン電極と基
板間の逆バイアス電圧による基板効果が生じ、し
きい値電圧V_thが増加する。このしきい値電圧V_th
の増大は、動作電圧の保証範囲を狭くするととも
に、電子スイツチにおける抵抗損が実質的に増大
するので、駆動電圧の波形を歪ませて、液晶表示
の輝度やコントラストを低減させてしまうのであ
る。

ここで、第５図を参照して、第１図の液晶マト
リクス表示装置の全体的な動作を略述する。第５
図に示すように、クロツク信号CPに応じて走査
信号Ｓ１，Ｓ２，Ｓ３が走査回路１２から発生さ
れる。いま、画素e₁₃，e₂₂，e₃₁を点灯させるもの
とすると、画像信号はラインメモリ２４から第５
図Ｌ１，Ｌ２，Ｌ３に示すようにい発生される。
Ｓ１とＬ３がＨレベルにあるとき、駆動電圧
V_X1，V_Y3が選択電圧V_S1，ＶS2でそれぞれ形成さ
れるので、画素e₁₃が表示され、同様にしてＳ２
とＬ２がＨレベルのとき画素e₂₂が表示され、Ｓ
３とＬ１がＨレベルのとき画素e₃₁が表示される
Ｏ点灯されない又は表示されない画素に関係した
走査電極や信号電極には、例えば第５図に一例と
して示される電極Ｘ１，Ｙ１へのそれぞれの印加
電圧V_X1，V_Y1と同様な電圧が印加され、当該画
素は半選択状態又は非選択状態にある。

以上説明したように、本実施例によれば、少な
くとも２つの電位を切り換えて走査電極（又は信
号電極）に印加する電子スイツチを、電解効果型
トランジスタであるCMOSスイツチにより構成
した場合に生ずる順バイアス防止と逆バイアスに
よる基板効果とを防ぐことができ、液晶表示の輝
度やコントラストの低下を防止できる。

また、選択・非選択電圧発生回路の構成が簡略
であるとともに電子スイツチ回路部５０などは容
易に標準化できるので好都合である。

また、抵抗分圧回路４３を用いているので電源
電圧V_DDの大きさを直接かえるか又は抵抗４２の
値をかえることにより一方の基準電位V₀を易に
かえることができる。

基準電圧V₀をかえることにより、液晶の明る
さ及びコントラストを調整することができる。特
にこの場合可変抵抗４２を使用すると、V₀に関
する装置仕様の変更に容易に対処でき、得策であ
る。

さらに、最適駆動条件の設定ないし変更は、１
本の抵抗４３Ｃを調整するだけで簡単に実施する
ことができ、この点でも種々の装置に仕様に対す
る柔軟性が高い。

本発明は上記した実施例に限定させることなく
種々の改変形態で実施することができる。例えば
第２図の回路における可変抵抗４２の代わりに又
はそれと共に感温抵抗を電源端子４１と電位点４
４Ａとの間に接続することができ、その場合の感
温抵抗としてはその抵抗温度特性が第６図に示さ
れる液晶のしきい値電圧V_thの温度変化に対応し
たものを使用するようにすれば、しきい値電圧の
温度変化を自動的に補償することができるので極
めて有益である。

〔発明の効果〕

以上説明したように、本発明によれば、液晶の
透明電極に印加する電圧のレベルを切換える複数
の電子スイツチを、電界効果型トランジスタによ
り構成してなる液晶マトリクス表示装置におい
て、その電界効果型トランジスタの出力電極と基
板間が順バイアスされるのを防止し、かつ逆バイ
アスを所定の大きさに抑制することができ、液晶
表示の輝度やコントラストの低下を防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例による液晶マトリク
ス表示装置の回路図、第２図は、第１図の装置に
おける選択・非選択電圧発生回路の詳細な構成を
示す結線図、第３図は、第２図の回路で使用可能
な電子スイツチの一例を示す回路図、第４図及び
第５図は、第１図及び第２図の回路の動作を説明
するためのタイムチヤート、第６図は、第２図の
回路において使用される液晶の温度特性の一例を
示すグラフ、第７図は、先行技術による液晶マト
リクス表示装置の回路図、第８図及び第９図は、
第７図の装置を電圧平均化法にしたがつて交流駆
動する場合の駆動電圧波形を示す波形図である。１０……液晶マトリクスパネル、１２……走査
回路、１４，２６，４９……インバータ、１６，
１８，２８，３０，４０……選択・非選択電圧発
生回路、２０，３２，５０……電子スイツチ回
路、２２……直列−並列交換回路、２４……ライ
ンメモリ、４２……印加電圧決定用可変抵抗、４
３……抵抗分圧回路、５１〜５４……電子スイツ
チペア。

Claims

【特許請求の範囲】

１対向する第１と第２の透明電極と、これらの
透明電極間に挿入された液晶と、前記各透明電極
に制御電圧に応じて所定の電圧を印加するスイツ
チ回路とを含んでなる液晶マトリクス表示装置に
おいて、前記スイツチ回路がそれぞれゲートと一
対の主電極と基板とを有してなる複数のＮ型
MOSトランジスタを含み、該各トランジスタの
一方の主電極にそれぞれ異なる入力電圧を入力
し、他方の主電極を前記透明電極に共通接続し、
各トランジスタのゲートに前記一対の主電極間の
インピーダンスを低下させる制御電圧を択一的に
入力し、各トランジスタの基板に、前記制御電圧
に応答させて、当該トランジスタの一対の主電極
間のインピーダンスが低い状態時には当該トラン
ジスタの入力電圧を、インピーダンスが高い状態
時には前記入力電圧の最低電圧と同等若しくはこ
れより低い電圧を切り換えて印加する構成とした
ことを特徴とする液晶マトリクス表示装置。