JPH036817A - Manufacture of multilayer electrode of semiconductor element - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 52
- 239000002184 metal Substances 0.000 claims abstract description 52
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 230000002093 peripheral effect Effects 0.000 claims description 19
- 238000007740 vapor deposition Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 28
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 28
- 238000005530 etching Methods 0.000 abstract description 12
- 238000000151 deposition Methods 0.000 abstract description 8
- 230000007797 corrosion Effects 0.000 abstract description 7
- 238000005260 corrosion Methods 0.000 abstract description 7
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 2
- 230000001070 adhesive effect Effects 0.000 abstract 1
- 229910000679 solder Inorganic materials 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 6
- 229910004337 Ti-Ni Inorganic materials 0.000 description 5
- 229910011209 Ti—Ni Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000006104 solid solution Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- KHYBPSFKEHXSLX-UHFFFAOYSA-N iminotitanium Chemical compound [Ti]=N KHYBPSFKEHXSLX-UHFFFAOYSA-N 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイオード、トランジスタ、IC等の半導体素
子の多層電極の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing multilayer electrodes for semiconductor devices such as diodes, transistors, and ICs.
〔従来技術及び発明が解決しようとする課題〕シリコン
半導体素子(シリコン牛導体チップ〕上に、真空蒸着に
よってAl (アルミニウム)層とTi (チメンノ層
とNi にニッケル)Nとから成る多層電極を形成する
ことは公知である。このAI −Ti−Ni71L極に
おいて、41層はシリコン半導体素子との密着性が、接
続すべき半導体領域の導電型に関係なく良好に得られ、
かつシリコン半導体素子との間に良好なオーミック接触
が得られるコンタクト用金属層としての作用を有し、N
i層は半田の付着性が良い半田付は用金属層としての作
用を有し、Ti層iAI層とNi層との間に介在して両
層の密着性を向上させるグリユー(糊〕金属層としての
作用を有する。このため、上記AI −Ti −Ni電
極は、リード電極の半田付けを良好に行うことができる
と共に、半導体素子に対して密着性の良い理想的な電極
である。[Prior art and the problem to be solved by the invention] A multilayer electrode consisting of an Al (aluminum) layer and a Ti (nickel layer and Ni) N is formed by vacuum evaporation on a silicon semiconductor element (silicon conductor chip). In this AI-Ti-Ni71L electrode, the 41st layer has good adhesion with the silicon semiconductor element regardless of the conductivity type of the semiconductor region to be connected.
It also functions as a contact metal layer that provides good ohmic contact with the silicon semiconductor element, and N
The i-layer has good solder adhesion and functions as a metal layer for soldering, and is a glue metal layer that is interposed between the Ti layer, the iAI layer, and the Ni layer to improve the adhesion between both layers. Therefore, the above-mentioned AI-Ti-Ni electrode is an ideal electrode that allows good soldering of the lead electrode and has good adhesion to the semiconductor element.
本願発明者は、上記AI −Ti−Ni電極をプレーナ
型PN接合ダイオードの電極に適用し、その−態様とし
てNi層の外周側に下層の41層を延伸させて、この人
1層を周知のフィールドプレートとして機能させたAl
−Ti−Ni電極の製作を試みた。The inventor of the present application applied the above AI-Ti-Ni electrode to the electrode of a planar type PN junction diode, and in one embodiment, the lower 41 layers were extended to the outer circumferential side of the Ni layer, and this one layer was Al functioned as a field plate
-An attempt was made to produce a Ti-Ni electrode.
この場合、 41層は長期間の使用等により腐食され昌
いため、また絶R耐圧を損な5原因ともなり得るので、
フィールドプレートとして働< 41層の外周部は保護
膜で被覆して信頼性を高めるのが望ましい。本願発明者
は、以下の2つの製造方法で上記AI Ti−Ni電
極を製作した。第1の方法では、まず半導体素子の上面
に熱酸化膜を形成した後、この熱酸化膜の素子中央部を
エツチング除去する。In this case, the 41st layer will corrode due to long-term use, and it may also cause damage to the absolute R withstand voltage.
It is desirable to cover the outer periphery of the <41 layer serving as a field plate with a protective film to improve reliability. The inventor of this application manufactured the above AI Ti-Ni electrode using the following two manufacturing methods. In the first method, a thermal oxide film is first formed on the upper surface of a semiconductor element, and then a central portion of the thermal oxide film is removed by etching.
次に、41層とTi層とNi層とを順次真空蒸着した後
、Ni層とTi層の周囲をエツチング除去してフィール
ドプレートとして機能する41層を露出させる。次に、
露出したこの41層の上面にCVD法(気相成長法〕等
でシリコン酸化膜等から成る保護膜(絶縁りを形成する
。第2の方法では、まず半導体素子の上面に熱酸化膜を
形成した後、その熱酸化膜の素子中央部をエツチングし
て除去する。Next, after the 41st layer, the Ti layer, and the Ni layer are vacuum-deposited in sequence, the periphery of the Ni layer and the Ti layer is removed by etching to expose the 41st layer functioning as a field plate. next,
A protective film (insulating film) made of a silicon oxide film or the like is formed on the exposed upper surface of the 41 layer by CVD (vapor phase growth) or the like.In the second method, a thermal oxide film is first formed on the upper surface of the semiconductor element. After that, the central portion of the thermal oxide film is removed by etching.
次に、41層を真空蒸着した後、この人1層の素子周辺
側の上面にCVD法等でシリコン酸化膜等から成る保護
膜を形成する。次に、半導体素子の上面にTi層とNi
層を順次真空蒸着して、この蒸着層の素子周辺側をエツ
チングして除去する。しかしながら、上記の2つの製造
方法で形成されたAI−Ti −Ni電極では以下のよ
うな問題のあることが判明した。即ち、第1の方法では
、保護膜形成時にNi層の上面が酸化されて、その半田
付着性が損われてしま5゜そこで1本願発明者は、上記
Ni層の酸化を取除くべ(、Ni層の上面をエツチング
処理することを試みた。しかしながら、N1層1500
0^程度に薄く形成するのが一般的であるから、酸化膜
のみを選択的に除去することけ困難であり、付着性を十
分に高めるために酸化膜を十分に除去するとNi層を必
要以上にエツチング除去してしま5ことがあった。また
1第2の方法では。Next, after vacuum-depositing 41 layers, a protective film made of a silicon oxide film or the like is formed on the upper surface of the first layer on the side around the element by CVD or the like. Next, a Ti layer and a Ni layer are placed on the top surface of the semiconductor element.
The layers are vacuum deposited one after another, and the deposited layers are etched away from the device periphery. However, it has been found that the AI-Ti-Ni electrodes formed by the above two manufacturing methods have the following problems. That is, in the first method, the upper surface of the Ni layer is oxidized during the formation of the protective film, and its solder adhesion is impaired. An attempt was made to etch the upper surface of the Ni layer.
Since it is generally formed as thin as 0^, it is difficult to selectively remove just the oxide film, and if the oxide film is sufficiently removed to sufficiently improve adhesion, the Ni layer will be thinner than necessary. There were five times when I removed the etching. Also, in method 1 and 2.
41層の上面が保護膜形成時に酸化されて、AI肩と上
層のTi層との密着性が低下し、両層の間で剥離が生じ
ることがあった。この場合、Ti層を蒸着する前KAI
層の上面をエツチング処理すれば良いと考えられる。し
かしながら、これによっても剥離は十分に防止できず1
歩留りけあまり増大しなかった。The upper surface of the 41st layer was oxidized during the formation of the protective film, resulting in poor adhesion between the AI shoulder and the upper Ti layer, and peeling occurred between the two layers. In this case, KAI before depositing the Ti layer
It is considered that etching the upper surface of the layer is sufficient. However, even with this, peeling cannot be sufficiently prevented.
The yield did not increase much.
そこで1本発明は上記問題を解決する一手段を提供する
ことをその目的とする。Therefore, an object of the present invention is to provide a means for solving the above problems.
[課題を解決するための手段]
上記目的を達成するだめの本発明け、少なくとも一方の
主面がシリコン半導体領域から底る半導体基板を用意す
る第1の工程と、前記半導体基板の一方の主面にアルミ
ニウムから成る第1の金属層を少なくともその一部が前
記シリコン半導体領域に接触するよ5に形成する第2の
工程と、前記第1の金属層の外周部を絶RM″′C被覆
する第3の工程と、前記第1の金属層の上面にアルミニ
ウムから成る第2の金属層と、アルミニウム層及びニッ
ケル層に対して良好な接着性を有する金属層であり且つ
アルミニウムとニッケル以外の金属から成る第3の金属
層と、ニッケルから成る第4の金属層とを順次に蒸着で
形成する第4の工程とを有することを特徴とする半導体
素子の多層電極の製造方法に係わるものである。[Means for Solving the Problems] To achieve the above object, the present invention includes a first step of preparing a semiconductor substrate in which at least one main surface bottoms out from a silicon semiconductor region; a second step of forming a first metal layer made of aluminum on the surface so that at least a portion thereof contacts the silicon semiconductor region; a second metal layer made of aluminum on the upper surface of the first metal layer; and a metal layer that has good adhesion to the aluminum layer and the nickel layer and is made of a material other than aluminum and nickel. This relates to a method for manufacturing a multilayer electrode for a semiconductor device, comprising a fourth step of sequentially forming a third metal layer made of metal and a fourth metal layer made of nickel by vapor deposition. be.
また、フィールドプレート構造にする場合には。Also, if you want a field plate structure.
第1の金属層の外周部の下に第1の絶縁膜を設け、第1
の金属層の外周部の上に第2の絶縁膜を設けることが望
ましい。A first insulating film is provided under the outer periphery of the first metal layer,
It is desirable to provide a second insulating film on the outer periphery of the metal layer.
請求項1に記載の発明によれば、アルミニウムから成る
第1の金属層の外周部が絶縁膜(保護膜〕によって被覆
されているので、第1の金tt4hの酸化及び腐食が防
止されると共に、第1の金属層の外周部における絶縁耐
圧が向上する。また、第1の金属層と第2の金属層がい
ずれもアルミニウムから放るので、第1の金属層と第2
の金属層の間に固溶層と呼べる層(固溶体領域]が形成
されて両層が良好に密着する。また、第2、第3及び第
4の金属層は異なった金属材料から成るが途中に絶縁膜
形成工程をはさむことなく順次形成するので、第2の金
属層と第3の金属層との間及び第3の金属層と第4の金
属層の間の密着性が良好に得られる。According to the invention described in claim 1, since the outer peripheral portion of the first metal layer made of aluminum is covered with an insulating film (protective film), oxidation and corrosion of the first gold tt4h are prevented, and , the dielectric strength voltage at the outer peripheral part of the first metal layer is improved.Also, since both the first metal layer and the second metal layer are made of aluminum, the first metal layer and the second metal layer
A layer that can be called a solid solution layer (solid solution region) is formed between the metal layers, and the two layers adhere well.Also, although the second, third, and fourth metal layers are made of different metal materials, Since the layers are formed sequentially without intervening an insulating film formation step, good adhesion can be obtained between the second metal layer and the third metal layer and between the third metal layer and the fourth metal layer. .
請求項2に記載の発明によれば、第1の金属層の外周部
をフィールドプレートとして良好に機能させることがで
きる。According to the second aspect of the invention, the outer peripheral portion of the first metal layer can function well as a field plate.
〔第1の実施例〕
以下1本発明の第1の実施例に係わるプレーナ型PN接
合ダイオードの製造方法について説明する。[First Embodiment] A method for manufacturing a planar PN junction diode according to a first embodiment of the present invention will be described below.
第1図■に示す本実施例のブレーナ型PM接合ダイオー
ドを形成するには、まず、第7図へに示すよ5なシリコ
ン(51)から成る半導体基板1を用意する。この半導
体基板1は、第1の導電型の+
N領域2と、その上面に形成されたN領域3と、その上
面が露出するようにN領域3内に形成された第2の導電
型のP領域4及びN領域5を有する。ここで、N領域3
及びN+領域2はPN接合ダイオードのカソード領域を
構成し、P領域4はアノード領域を構成する。N+領域
5はP+領域4から離間してそれを環状に包囲する。In order to form the Brehner type PM junction diode of this embodiment shown in FIG. This semiconductor substrate 1 includes a +N region 2 of a first conductivity type, an N region 3 formed on its top surface, and a second conductivity type region 3 formed within the N region 3 so that its top surface is exposed. It has a P region 4 and an N region 5. Here, N area 3
and N+ region 2 constitute a cathode region of the PN junction diode, and P region 4 constitutes an anode region. N+ region 5 is spaced apart from P+ region 4 and surrounds it in an annular manner.
次に、半導体基板1に酸化雰囲ス中で熱処理を施して、
#!−導体基板1の上面全域に厚さ約1μmのシリコン
酸化膜を形成する。なお、このシリコン酸化膜はP+領
域4及びN+領域2の拡散の際に形成された熱酸化膜で
あってもよい。続いて、このシリコン酸化膜の素子中央
部及び素子周辺部をエツチングして除去し、第1図の)
に示すように第1の絶縁膜としての第1のシリコン酸化
!6ヲ31状に残存させる。この第1のシリコン酸化M
6FiN領域6とP領域4との間のPN接合70表面露
出部分を被覆している。Next, the semiconductor substrate 1 is subjected to heat treatment in an oxidizing atmosphere,
#! - Form a silicon oxide film with a thickness of approximately 1 μm over the entire upper surface of the conductive substrate 1. Note that this silicon oxide film may be a thermal oxide film formed during the diffusion of the P+ region 4 and the N+ region 2. Subsequently, the silicon oxide film was etched away from the center of the device and the peripheral portion of the device, as shown in Figure 1).
As shown in , the first silicon oxide as the first insulating film! 6-31 remains. This first silicon oxide M
The exposed surface portion of the PN junction 70 between the 6FiN region 6 and the P region 4 is covered.
次に、半導体基板1の上面全域に周知の真空蒸着法によ
り第1の金属層としてのAl@を形成する。Next, Al@ as a first metal layer is formed over the entire upper surface of the semiconductor substrate 1 by a well-known vacuum evaporation method.
続いて、この蒸着A1層を部分的にエツチング除去し、
第1図(Qに示すよ5に第1のA1層8とEQR(等電
位リング)用人1層9を残存させる。A1層8.9の厚
さけどちらも約5μmである。第1のA1層8の中央部
分は、半導体基板1の上面に露出したP領域4の上面に
オーミック接触している。Subsequently, this vapor deposited A1 layer is partially etched away,
A first A1 layer 8 and an EQR (equipotential ring) layer 9 are left in FIG. A central portion of layer 8 is in ohmic contact with the upper surface of P region 4 exposed on the upper surface of semiconductor substrate 1 .
第10A1層8の外周部分は、第1のシリコン酸化膜6
の上に延在し、且つPN接合7の露出部を越えてN領域
3の上まで延在している。従って、第1のA1層8の外
周部分は第1のシリコン酸化膜6を介してN領域3に隣
接し、周知のフィールドプレートとして作用してPN接
合7の周辺耐圧向上に寄与する。環状に残存しているE
QR用A用層1層9半導体基板1の上面に露出している
環状のN+領域5にオーミック接触している。このA1
層9とN領域5は周知のEQR(等電位リング〕として
作用し、PN接合7の耐圧安定に寄与する。The outer peripheral portion of the 10th A1 layer 8 is covered with a first silicon oxide film 6.
It extends over the N region 3 and beyond the exposed portion of the PN junction 7 . Therefore, the outer peripheral portion of the first A1 layer 8 is adjacent to the N region 3 via the first silicon oxide film 6, acts as a well-known field plate, and contributes to improving the peripheral breakdown voltage of the PN junction 7. E remaining in a ring shape
QR A layer 1 layer 9 is in ohmic contact with the annular N+ region 5 exposed on the upper surface of the semiconductor substrate 1. This A1
Layer 9 and N region 5 act as a well-known EQR (equipotential ring) and contribute to stabilizing the withstand voltage of PN junction 7.
次に、A1層8.9をシンクした後に又はしないまま、
半導体基板1の上面全域にCVD法により厚さ約1μm
のシリコン酸化膜を形成した後、このシリコン酸化膜の
素子中央部と素子周辺部な工ッチング除去して、第1図
0に示すような、第2の絶縁膜としての第2のシリコン
酸化膜10を形成する。この第2のシリコン酸化膜10
は等電位リング用A1層9の上面全体とオーミック電極
用の第1のA1層8の外周部分の上面を被覆する。第2
のシリコン酸化膜10の素子中央部にけオーミック電極
用の第1のA1層8を露出させるための開口11が形成
されている。なお、開口11はPN接合7の表面露出部
よりも内側に配設されている。Next, after or without sinking the A1 layer 8.9,
The entire upper surface of the semiconductor substrate 1 is coated with a thickness of about 1 μm by CVD method.
After forming a silicon oxide film, the central and peripheral parts of the silicon oxide film are removed by etching to form a second silicon oxide film as a second insulating film, as shown in FIG. form 10. This second silicon oxide film 10
covers the entire upper surface of the A1 layer 9 for the equipotential ring and the upper surface of the outer peripheral portion of the first A1 layer 8 for the ohmic electrode. Second
An opening 11 for exposing the first A1 layer 8 for an ohmic electrode is formed in the center of the silicon oxide film 10 of the device. Note that the opening 11 is arranged inside the surface exposed portion of the PN junction 7.
次に、第1の41層8の上面に第2の金属層を真空蒸着
するに先だって第1のA1層8の上面をHF(弗化水素
酸)系のエツチング液でエツチング処理して、第2のシ
リコン酸化膜10を形成する際に形成された酸化膜を除
去する。なお、第1の41層8の上面の酸化膜が極薄で
あれば残存してもよい。Next, before vacuum-depositing the second metal layer on the top surface of the first 41 layer 8, the top surface of the first A1 layer 8 is etched with an HF (hydrofluoric acid) based etching solution. The oxide film formed when forming the silicon oxide film 10 of No. 2 is removed. Note that if the oxide film on the upper surface of the first 41 layer 8 is extremely thin, it may remain.
次に、半導体基板1の上面全域に第2のA1層とTi層
とNi層を順次真空蒸着した後、これら蒸着層の素子周
辺部をエツチング除去して、第11=η■に示すように
、第2のA1層(第2の金属層)12とTi層(第3の
金属層)16とNi層(第4の金属層)14を形成する
。なお、A1層とTi層とNi層は低圧雰囲気を維持し
た中で蒸着物質をA1Ti、NiK順次切換える方法、
いわゆる運1続蒸着方法で形成する。第2のAI層12
とTi層13と81層14の厚さは、それぞれ5000
A、1000A、5000Aとなっている。第2のAI
層12は開口11を通じて第1のA1層8に接触してお
り。Next, a second A1 layer, a Ti layer, and a Ni layer are sequentially vacuum-deposited over the entire upper surface of the semiconductor substrate 1, and then the parts around the device of these deposited layers are removed by etching, as shown in the 11th = η■. , a second A1 layer (second metal layer) 12, a Ti layer (third metal layer) 16, and a Ni layer (fourth metal layer) 14 are formed. Note that for the A1 layer, Ti layer, and Ni layer, the deposition materials are sequentially switched to A1Ti and NiK while maintaining a low pressure atmosphere;
It is formed by a so-called sequential vapor deposition method. Second AI layer 12
The thickness of the Ti layer 13 and the 81 layer 14 is 5000 mm, respectively.
A, 1000A, and 5000A. Second AI
Layer 12 is in contact with first A1 layer 8 through opening 11 .
Ti層13及び81層14と共に第1の41層8に電気
的に接続され、これ等によってアノード電極15が形成
されている。第2のAI層12、Ti層16及び81層
14の外周端は第2のシリコン酸化膜10の開口11の
縁から離間している。従って、第2のAI層12、Ti
層13及びN1層14の外周側には第1のA1層8の表
面の一部が露出している。It is electrically connected to the first 41 layer 8 together with the Ti layer 13 and the 81 layer 14, and an anode electrode 15 is formed by these. The outer peripheral ends of the second AI layer 12, Ti layer 16, and 81 layer 14 are spaced apart from the edge of the opening 11 of the second silicon oxide film 10. Therefore, the second AI layer 12, Ti
A part of the surface of the first A1 layer 8 is exposed on the outer peripheral side of the layer 13 and the N1 layer 14.
しかしながら、この露出部分けわずかであるから。However, this exposed area is only small.
この部分の酸化や腐食が電極の特性や信頼性に問題を与
えることば無い。その後、300℃〜400℃のシンク
を行って第1の41層8と第2のAI層12との密着性
を高める。また1千尋体基板1の下面には、第1図■に
示すようにTiとNiを連続して蒸着してN領域2とオ
ーミック接触するカンード電極16を形成する。Oxidation or corrosion of this part does not cause problems with the characteristics or reliability of the electrode. After that, sinking is performed at 300° C. to 400° C. to improve the adhesion between the first 41 layer 8 and the second AI layer 12. Further, on the lower surface of the 1,000-hundred-thousand substrate 1, as shown in FIG.
本実施例の製造方法によれば以下の効果が得られる。According to the manufacturing method of this embodiment, the following effects can be obtained.
(1,1第2のAI層12、Ti層13.81層14に
よって覆われていない第1のA1層8の外周部分が第2
のシリコン酸化膜10によって被覆されてその腐食が防
止されている。従って、第1の41層8はアノード電極
及びフィールドプレートとして良好に機能する。また、
第1の41層8とEQR用A用層1層9の絶縁耐圧を十
分に大きくでき、絶縁耐圧工区の問題は生じない。(1, 1 The outer peripheral portion of the first A1 layer 8 not covered by the second AI layer 12, the Ti layer 13, and the first layer 14 is
It is covered with a silicon oxide film 10 to prevent its corrosion. Therefore, the first 41 layer 8 functions well as an anode electrode and a field plate. Also,
The dielectric strength voltage of the first 41 layers 8 and the EQR A layer 1 layer 9 can be sufficiently increased, and problems with dielectric strength zones do not occur.
(2) 第1の41層8を被覆する第2のシリコン酸
化膜10を形成した後に81層14を形成するので、N
1層14の酸化が生じない。従って、81層14の半田
付着性が良好に得られる。(2) Since the 81 layer 14 is formed after forming the second silicon oxide film 10 covering the first 41 layer 8, N
Oxidation of the first layer 14 does not occur. Therefore, good solder adhesion of the 81 layer 14 can be obtained.
(3) 第2のAI層12とTi層13と81層14
を連続蒸着するので、AI層12とTiJi@13の密
着性及びTi層16と81層14の密着性が良好に得ら
れる。また、第1のA1層8の形成工程と第2のAI層
12の形成工程との間にシリコン酸化膜10の形成工程
が介在しているが、第1及び第2のA1層8,12は同
一の金属層であるから、両層は良好に密着する。即ち、
第2のAI層12の形成前に第1のA1層8の表面を化
学処理した時に、たとえ第1のAI層8上に極薄の酸化
膜が残存していても、第1及び第2のA1層8.12は
これが固溶してなる固溶体層によって結合されるので、
両層の密着性は十分に高い。結果として、第1のA1層
8と第2のA1層12の間の剥離が防止されるし、41
層8の化学処理工程を簡単化することができる。なお、
第2のAI層12ViTi層16及び81層14の蒸着
工程を利用して連続蒸着で形成できるし、その厚さも5
000Aであるから、これを設けることによって製造工
程がさほど複雑にならない。(3) Second AI layer 12, Ti layer 13 and 81 layer 14
Since it is continuously vapor-deposited, good adhesion between the AI layer 12 and the TiJi@13 and between the Ti layer 16 and the 81 layer 14 can be obtained. In addition, although the step of forming the silicon oxide film 10 is interposed between the step of forming the first A1 layer 8 and the step of forming the second AI layer 12, the first and second A1 layers 8, 12 Since they are the same metal layer, both layers adhere well. That is,
When the surface of the first A1 layer 8 is chemically treated before forming the second AI layer 12, even if an extremely thin oxide film remains on the first AI layer 8, the first and second Since the A1 layer 8.12 of is bonded by a solid solution layer formed by solid solution,
Adhesion between both layers is sufficiently high. As a result, peeling between the first A1 layer 8 and the second A1 layer 12 is prevented, and 41
The chemical treatment process for layer 8 can be simplified. In addition,
The second AI layer 12 can be formed by continuous deposition using the deposition process of the ViTi layer 16 and the 81 layer 14, and its thickness is also 5.
000A, the manufacturing process does not become so complicated by providing this.
(4) 平面的に見て、半田付着性の良い81層14
の外周側を半田付着性の悪い第1のA1層8が隣接して
包囲した形成となっている。従って、リード電極を81
層14に半田付けした場合、半田がNi膚14の上面に
のみ広がり、#!ニー田がフィールドプレートとして働
く第1のA1層8の外周部には広がらない。結果として
、電極の周辺部(ここではA1層8の外周部〕が手出の
凝固に伴5引張応力等によって剥離する現象が生じない
ので、(31項の効果と相俟って機械的強度の大きい多
層電極を形成することができる。(4) 81 layers 14 with good solder adhesion in plan view
A first A1 layer 8 having poor solder adhesion adjoins and surrounds the outer peripheral side of the electrode. Therefore, the lead electrode is 81
When soldering to layer 14, the solder spreads only on the top surface of Ni skin 14 and #! The knee field does not spread to the outer periphery of the first A1 layer 8 that serves as a field plate. As a result, there is no phenomenon in which the peripheral part of the electrode (in this case, the outer peripheral part of the A1 layer 8) peels off due to tensile stress, etc. due to manual solidification, so that the mechanical strength It is possible to form a multilayer electrode with a large number of layers.
〔第2の実施例〕
次に1本発明に基づく第2の実施例のブレーナ型PN接
合ダイオードの製造方法を説明する。[Second Embodiment] Next, a method for manufacturing a Brehner type PN junction diode according to a second embodiment of the present invention will be described.
本実施例では第2図に示すPN接合ダイオードを製造す
る。第2図のPN接合ダイオードを形成するには、第1
の実施例と同様に、まず第1図囚に示す半導体基板1を
用意する。その後、この半導体基板1に第1の実施例と
同様の工程を施して第1図0に示す半導体基板1を用意
する。次に、この半導体基板1の上面全域にA1層とT
i層とNi層とを連続蒸着し、しかる後、これ等の蒸着
層をエツチングで選択的に除去し、第2図に示すように
、その外周側がシリコン酸化、[10の上rkJに延在
する第2のA1層12.17層13及びN7層14を形
成する。なお、第2のA1層12.Ti層16及びN7
層14の外周端は第1のA1層8の外周端よジも内側に
位置する。第1及び第2のA1層8゜12.17層13
、N7層14はアノード電極15として機能し、第11
のA1層8のN領域3上面に延在する部分はフィールド
プレートとして機能する。In this example, a PN junction diode shown in FIG. 2 is manufactured. To form the PN junction diode shown in FIG.
As in the embodiment described above, a semiconductor substrate 1 shown in FIG. 1 is first prepared. Thereafter, this semiconductor substrate 1 is subjected to the same steps as in the first embodiment to prepare the semiconductor substrate 1 shown in FIG. 10. Next, an A1 layer and a T layer are formed over the entire upper surface of this semiconductor substrate 1.
The i layer and the Ni layer are successively deposited, and then these deposited layers are selectively removed by etching, and as shown in FIG. A second A1 layer 12, 17 layer 13 and N7 layer 14 are formed. Note that the second A1 layer 12. Ti layer 16 and N7
The outer peripheral end of the layer 14 is also located inside the outer peripheral end of the first A1 layer 8. First and second A1 layer 8° 12.17 layer 13
, the N7 layer 14 functions as the anode electrode 15, and the 11th
A portion of the A1 layer 8 extending over the upper surface of the N region 3 functions as a field plate.
なお、半導体基板1の下面に、第1の実施例と同様にT
iとNiとを連続蒸着してカソード電極16を形成する
。Note that, as in the first embodiment, a T
A cathode electrode 16 is formed by successively depositing i and Ni.
第2の実施例は、第1の実施例の(1)〜(31項と同
一の効果を有する他に、第2のA1層12.17層13
及びN7層14を選択的に良好にエツチングすることが
できるという効果も有する。即ち、第1の実施例では第
1のA1層8とN2のA1層12がエツチングされる領
域において連続しているので、N2のA1層12をN1
のA1層8との境界部分まで正確にエツチングすること
が難かしい。これに対し、第2の実施例によれば、第1
のA1層8と第2のA1層12との間の一部にシリコン
酸化M1゜が介在しているので、第2のA1層12を酸
化膜1Dの界面まで制御よく容易にエツチングで除去す
ることができる。また、周辺での電極の剥離については
、第2のA1層12と第2のシリコン酸化膜1Qとの密
着性が比較的良好に得られるため、実用上問題にはなら
ない。The second embodiment has the same effects as (1) to (31) of the first embodiment, and also has the second A1 layer 12, 17 layer 13
It also has the effect that the N7 layer 14 can be selectively and well etched. That is, in the first embodiment, since the first A1 layer 8 and the N2 A1 layer 12 are continuous in the etched region, the N2 A1 layer 12 is
It is difficult to accurately etch up to the boundary with the A1 layer 8. On the other hand, according to the second embodiment, the first
Since silicon oxide M1° is present between the A1 layer 8 and the second A1 layer 12, the second A1 layer 12 can be easily etched away in a controlled manner up to the interface of the oxide film 1D. be able to. Furthermore, peeling of the electrode around the periphery does not pose a practical problem because the adhesion between the second A1 layer 12 and the second silicon oxide film 1Q is relatively good.
〔変形例コ
本発E!Aは上述の実施例に限定される・ものでなく、
例えば次の変形が可能なものである。[Modified example from this book E! A is not limited to the above embodiments,
For example, the following transformations are possible.
(11第1の実施例において、シリコン酸化M10の開
口11の縁に第2のA1層12の外周端が隣接するよう
にしてもよい。(11) In the first embodiment, the outer peripheral edge of the second A1 layer 12 may be adjacent to the edge of the opening 11 of the silicon oxide M10.
(2)グリユー金属層として17層13の代わりにCr
(クロム)層を設けてもよい。(2) Cr instead of 17 layer 13 as the green metal layer
(chromium) layer may be provided.
(31第2の実施例において、17層13及びNiN1
4を第2のA1層12よりも内側に形成し、平面的に見
て第2のAI/ii!12をTi層16及びN7層14
の外周側に延在させてもよい。この場合、手出はN7層
14の上面にのみ広がり、A1層12の上面には形成さ
れないので、A1層12と第2のシリコン酸化膜10と
の界面での剥離をより確実に防止することができる。こ
の場合、第2のA1層12の周囲が露出した構造となる
が、この第2のA1層12の露出部分1jTiii極1
3と第1のA1層8の電気的接続あるいはフィールドプ
レートとして直接機能する部分ではないので、この部分
の腐食が特性に影響を与えることはほとんどない。また
、第1のA1層8の上面に第2のシリコン酸化膜10で
被覆されているから、第2のA1層12の腐食が第1の
AI層8’P半導体基板1表面に影響を及ぼすことはな
い。(31 In the second example, 17 layers 13 and NiN1
4 is formed inside the second A1 layer 12, and the second AI/ii! 12, Ti layer 16 and N7 layer 14
It may be extended to the outer periphery side. In this case, the cracks spread only on the upper surface of the N7 layer 14 and are not formed on the upper surface of the A1 layer 12, so that peeling at the interface between the A1 layer 12 and the second silicon oxide film 10 can be more reliably prevented. I can do it. In this case, the structure is such that the periphery of the second A1 layer 12 is exposed, but the exposed portion 1jTiii pole 1 of the second A1 layer 12
3 and the first A1 layer 8 or does not directly function as a field plate, corrosion of this portion hardly affects the characteristics. Furthermore, since the upper surface of the first A1 layer 8 is covered with the second silicon oxide film 10, corrosion of the second A1 layer 12 affects the surface of the first AI layer 8'P semiconductor substrate 1. Never.
f41 第2のA1層12#:を第1のA1層8に固
溶層によって良好に密着しているので、厚く形成しなく
てもよい。真空蒸着工程の短縮化も加味すると第2のA
1層12の厚さは2μm以下望ましくPi1μm以下で
良い。f41 The second A1 layer 12#: is well adhered to the first A1 layer 8 by the solid solution layer, so it does not need to be formed thickly. Taking into account the shortening of the vacuum deposition process, the second A
The thickness of one layer 12 may be 2 μm or less, preferably 1 μm or less.
(5) 第1のA1層8を平面的に見てP@域4の内
側にのみ形成する場合(フィールドグレートを設けない
場合]にも、本発明を適用することができる。(5) The present invention can also be applied to a case where the first A1 layer 8 is formed only inside the P@ region 4 when viewed in plan (a case where no field grating is provided).
以上のように、請求項1及び2の製造方法によれば、半
導体素子及び絶縁膜との密着性、半田の付着性、各層間
の密着性が良好に得られ、且つアルミニウムから成る第
1の金属層の外周部が絶縁膜によって被覆されてその酸
化及び腐食が確実に防止された信頼性の高い多層電極を
歩留り良く且つ比較的容易に形成することができる。請
求項2の製造方法によれば、フィールドプレート効果を
良好に得ることができる。As described above, according to the manufacturing methods of claims 1 and 2, good adhesion between the semiconductor element and the insulating film, good solder adhesion, and adhesion between each layer can be obtained, and the first material made of aluminum can be A highly reliable multilayer electrode in which the outer periphery of the metal layer is covered with an insulating film to reliably prevent oxidation and corrosion can be formed with high yield and with relative ease. According to the manufacturing method of claim 2, a good field plate effect can be obtained.
第1図囚〜■は本発明の第1の実施例の半導体装置の製
造方法を工程順に説明するだめの断面図、第2図は本発
明の第2の実施例の半導体装置を示す断面図である。
1・・・半導体基板、6・・・第1のシリコン酸化膜。
8・・・第1のA1層、10・・・第2のシリコン酸化
膜。
12・・・第2のA1層、16・・・Ti層、14・・
・Ni層。Figures 1-3 are cross-sectional views for explaining the manufacturing method of the semiconductor device according to the first embodiment of the present invention in the order of steps, and Figure 2 is a cross-sectional view showing the semiconductor device according to the second embodiment of the present invention. It is. 1... Semiconductor substrate, 6... First silicon oxide film. 8... First A1 layer, 10... Second silicon oxide film. 12... Second A1 layer, 16... Ti layer, 14...
・Ni layer.
Claims (1)
成る半導体基板を用意する第1の工程と、前記半導体基
板の一方の主面にアルミニウムから成る第1の金属層を
少なくともその一部が前記シリコン半導体領域に接触す
るように形成する第2の工程と、 前記第1の金属層の外周部を絶縁膜で被覆する第3の工
程と、 前記第1の金属層の上面にアルミニウムから成る第2の
金属層と、アルミニウム層及びニッケル層に対して良好
な接着性を有する金属層であり且つアルミニウムとニッ
ケル以外の金属から成る第3の金属層と、ニッケルから
成る第4の金属層とを順次に蒸着で形成する第4の工程
と を有することを特徴とする半導体素子の多層電極の製造
方法。 〔2〕少なくとも一方の主面がシリコンから成る第1の
導電型の第1の半導体領域である半導体基板を用意する
第1の工程と、 その上面を除いて前記第1の半導体領域に囲まれた前記
第1の導電型と反対の第2の導電型の第2の半導体領域
を形成すると共に、少なくとも前記第1の半導体領域と
前記第2の半導体領域とのPN接合の表面露出部及びそ
の近傍を被覆し、且つ前記第2の半導体領域を露出させ
る開口を有している第1の絶縁膜を形成する第2の工程
と、前記開口を通じて前記第2の半導体領域に接触する
と共に、前記第1の絶縁膜を介して少なくとも前記PN
接合の表面露出部及びその近傍の上部に位置するアルミ
ニウムから成る第1の金属層を形成する第3の工程と、 前記第1の金属層の外周部を被覆する第2の絶縁膜を形
成する第4の工程と、 前記第1の金属層の上面にアルミニウムから成る第2の
金属層と、アルミニウム層及びニッケル層に対して良好
な接着性を有する金属層であり且つアルミニウムとニッ
ケル以外の金属から成る第3の金属層と、ニッケルから
成る第4の金属層とを順次に形成する第5の工程と を有することを特徴とする半導体素子の多層電極の製造
方法。[Scope of Claims] [1] A first step of preparing a semiconductor substrate having at least one main surface made of a silicon semiconductor region, and at least a first metal layer made of aluminum on one main surface of the semiconductor substrate. a second step of forming a portion of the first metal layer in contact with the silicon semiconductor region; a third step of covering an outer peripheral portion of the first metal layer with an insulating film; and an upper surface of the first metal layer. a second metal layer made of aluminum; a third metal layer that has good adhesion to the aluminum layer and the nickel layer and made of a metal other than aluminum and nickel; and a fourth metal layer made of nickel. a fourth step of sequentially forming metal layers by vapor deposition. [2] A first step of preparing a semiconductor substrate whose at least one main surface is a first semiconductor region of a first conductivity type made of silicon; a second semiconductor region of a second conductivity type opposite to the first conductivity type; and at least an exposed surface portion of a PN junction between the first semiconductor region and the second semiconductor region and a second step of forming a first insulating film covering the vicinity thereof and having an opening exposing the second semiconductor region, contacting the second semiconductor region through the opening, and contacting the second semiconductor region through the opening; At least the PN via the first insulating film
a third step of forming a first metal layer made of aluminum located above the exposed surface of the bond and the vicinity thereof; and forming a second insulating film covering the outer periphery of the first metal layer. a fourth step; a second metal layer made of aluminum on the upper surface of the first metal layer; a metal layer having good adhesion to the aluminum layer and the nickel layer, and a metal other than aluminum and nickel; A method for manufacturing a multilayer electrode for a semiconductor device, comprising a fifth step of sequentially forming a third metal layer made of nickel and a fourth metal layer made of nickel.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14236389A JPH0682630B2 (en) | 1989-06-05 | 1989-06-05 | Method for manufacturing multi-layer electrode of semiconductor device |
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Publication Number | Publication Date |
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JPH036817A true JPH036817A (en) | 1991-01-14 |
JPH0682630B2 JPH0682630B2 (en) | 1994-10-19 |
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JP (1) | JPH0682630B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005286197A (en) * | 2004-03-30 | 2005-10-13 | Shindengen Electric Mfg Co Ltd | Semiconductor device and manufacturing method thereof |
JP2010171141A (en) * | 2009-01-21 | 2010-08-05 | Toyota Motor Corp | Semiconductor device and method of soldering the same |
CN110534564A (en) * | 2019-08-30 | 2019-12-03 | 中国振华集团永光电子有限公司(国营第八七三厂) | A kind of diode chip for backlight unit multiple-layer metallization layer and preparation method thereof |
-
1989
- 1989-06-05 JP JP14236389A patent/JPH0682630B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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CN110534564B (en) * | 2019-08-30 | 2023-08-04 | 中国振华集团永光电子有限公司(国营第八七三厂) | Manufacturing method of multi-layer metallization layer of diode chip |
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