JPH0368165A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0368165A JPH0368165A JP2108450A JP10845090A JPH0368165A JP H0368165 A JPH0368165 A JP H0368165A JP 2108450 A JP2108450 A JP 2108450A JP 10845090 A JP10845090 A JP 10845090A JP H0368165 A JPH0368165 A JP H0368165A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置及びその製造方法に関するもので
ある。
ある。
従来の技術
近年、ＭＯ８ＬＳＩの高機能化を図るために、既存の機
能素子を１チツプ上に形成する方法が開発されている。
能素子を１チツプ上に形成する方法が開発されている。
１チツプマイクロコンピユータ（以下、マイコンと称す
）の高機能化を図るために、マイコンと同時にＥＰＲＯ
Ｍ（紫外線消去型電気的書き込み可能不揮発性ＲＡＭ）
のような不揮発性記憶素子を、１チツプ上に形成されて
いる。
）の高機能化を図るために、マイコンと同時にＥＰＲＯ
Ｍ（紫外線消去型電気的書き込み可能不揮発性ＲＡＭ）
のような不揮発性記憶素子を、１チツプ上に形成されて
いる。
ＥＰＲＯＭはＰ型シリコン基板に、ＮチャネルＭＯＳト
ランジスタで形成される。一方、マイコンはＮ型シリコ
ン基板に相補型（Ｃｏｍｐｌｉｍｅｎｔａｒｙ）ＭＯＳ
（以下、０ＭＯ３と称す）で構成されている。このため
マイコンにＥＰＲＯＭを搭載するのに、マイコン回路と
製造工程を適時変更することが必要である。
ランジスタで形成される。一方、マイコンはＮ型シリコ
ン基板に相補型（Ｃｏｍｐｌｉｍｅｎｔａｒｙ）ＭＯＳ
（以下、０ＭＯ３と称す）で構成されている。このため
マイコンにＥＰＲＯＭを搭載するのに、マイコン回路と
製造工程を適時変更することが必要である。
第８図に、Ｐ型シリコン基板に０ＭＯ３で構成したＥＰ
ＲＯＭと０ＭＯ３のマイコンを１チツプ上に形成した場
合の素子の断面図を示す。
ＲＯＭと０ＭＯ３のマイコンを１チツプ上に形成した場
合の素子の断面図を示す。
Ｐ型シリコン基板１上にＰ型不純物層と、Ｐ型不純物層
２と隣接してＮ型不純物層３，４が形成されている。Ｃ
ＭＯ３回路を構成するＮチャネルトランジスタ５は、Ｐ
型不純物層２に形成される。Ｐチャネルトランジスタ６
．７はＮ型不純物層３．４に形成される。ＥＰＲＯＭ８
は、高速性を上げるためにＰ型シリコン基板に直接形成
される。
２と隣接してＮ型不純物層３，４が形成されている。Ｃ
ＭＯ３回路を構成するＮチャネルトランジスタ５は、Ｐ
型不純物層２に形成される。Ｐチャネルトランジスタ６
．７はＮ型不純物層３．４に形成される。ＥＰＲＯＭ８
は、高速性を上げるためにＰ型シリコン基板に直接形成
される。
ＥＰＲＯＭでは、電源電圧（５Ｖ）と書き込み電圧（１
２，５Ｖ）の２種類の電圧が印加される。
２，５Ｖ）の２種類の電圧が印加される。
Ｐチャネルトランジスタ６には、ＥＰＲＯＭに５Ｖの電
圧を印加する駆動回路を形成し、Ｐチャネルトランジス
タ７には、ＥＰＲＯＭに１２．５ Ｖの書き込み電圧を
印加する駆動回路を形成する。
圧を印加する駆動回路を形成し、Ｐチャネルトランジス
タ７には、ＥＰＲＯＭに１２．５ Ｖの書き込み電圧を
印加する駆動回路を形成する。
この時、Ｎ型不純物層３．４の間にＰ型不純物層２が形
成されている。このため電圧の値が異なるＮ型不純物層
３と４は電気的に分離される。Ｐ型シリコン基板１、Ｐ
型不純物層２及びＮチャネルトランジスタ５のソースは
、電気的に導通しているため接地電位になる。このよう
に、Ｐ型ンリコン基板１にＥＰＲＯＭ搭載のマイコンを
形成する場合、Ｎチャネルトランジスタ５のソースとＰ
型不純物層２は、全て接地電位になっている。
成されている。このため電圧の値が異なるＮ型不純物層
３と４は電気的に分離される。Ｐ型シリコン基板１、Ｐ
型不純物層２及びＮチャネルトランジスタ５のソースは
、電気的に導通しているため接地電位になる。このよう
に、Ｐ型ンリコン基板１にＥＰＲＯＭ搭載のマイコンを
形成する場合、Ｎチャネルトランジスタ５のソースとＰ
型不純物層２は、全て接地電位になっている。
以上のように、マイコン本体に特殊な機能回路を持たな
いマイコンでは、シリコン基板を変更することで、マイ
コン回路にＥＰＲＯＭを問題なく搭載することができる
。
いマイコンでは、シリコン基板を変更することで、マイ
コン回路にＥＰＲＯＭを問題なく搭載することができる
。
さらに、第８図に示した素子の構成をより詳細に説明す
るために、第９図に素子の斜面図を示す。
るために、第９図に素子の斜面図を示す。
第９図において、スクライブレーンとなるＰ型不純物層
２０で囲まれた領域内に、Ｎチャネルトランジスタ５を
作り込む。Ｐ型不純物層２が形成される。また、Ｐチャ
ネルトランジスタ６．７を作り込むＮ型不純物層３，４
が形成され、ＥＰＲＯＭ８はＰ型シリコン基板１表面に
形成しである。ここではＥＰＲＯＭ８を駆動させる電圧
５ｖを供給するＰチャネルトランジスタ６と、書き込み
電圧１２．５Ｖを供給するＰチャネルトランジスタ７の
間に両Ｎ型不純物層３，４を電気的に分離するＰ型不純
物層２が存在している。
２０で囲まれた領域内に、Ｎチャネルトランジスタ５を
作り込む。Ｐ型不純物層２が形成される。また、Ｐチャ
ネルトランジスタ６．７を作り込むＮ型不純物層３，４
が形成され、ＥＰＲＯＭ８はＰ型シリコン基板１表面に
形成しである。ここではＥＰＲＯＭ８を駆動させる電圧
５ｖを供給するＰチャネルトランジスタ６と、書き込み
電圧１２．５Ｖを供給するＰチャネルトランジスタ７の
間に両Ｎ型不純物層３，４を電気的に分離するＰ型不純
物層２が存在している。
このような、従来の素子ではＣＭＯＳ回路においてＰ型
不純物層２の電位を独立に制御しなければならない。Ｐ
型不純物層２の電位を独立に制御できなければアナログ
回路は動作しない。このため、ＣＭＯＳ回路はＰ型不純
物層２を独立に制御して用いるためには、Ｎ型シリコン
基板１に作らなければならない。このことは、Ｎ型シリ
コン基板１に０ＭＯ８を形成するとＮ型不純物層３．４
に形成されたＰチャネルトランジスタ６．７はシリコン
基板と共通電位となるのに対してＰ型不純物層２に形成
されたＮチャネルトランジスタ５はＮ型シリコン基板１
と関係なく独立に電圧を印加てきる。
不純物層２の電位を独立に制御しなければならない。Ｐ
型不純物層２の電位を独立に制御できなければアナログ
回路は動作しない。このため、ＣＭＯＳ回路はＰ型不純
物層２を独立に制御して用いるためには、Ｎ型シリコン
基板１に作らなければならない。このことは、Ｎ型シリ
コン基板１に０ＭＯ８を形成するとＮ型不純物層３．４
に形成されたＰチャネルトランジスタ６．７はシリコン
基板と共通電位となるのに対してＰ型不純物層２に形成
されたＮチャネルトランジスタ５はＮ型シリコン基板１
と関係なく独立に電圧を印加てきる。
しかし、マイコン本体にＭＯＳアナログ回路が形成され
る場合、シリコン基板を変更すると、アナログ回路を設
計し直さなければならず、回路設計変更に伴う機能低下
が起こる。
る場合、シリコン基板を変更すると、アナログ回路を設
計し直さなければならず、回路設計変更に伴う機能低下
が起こる。
第１０図に、マイコン本体にＭＯＳアナログ回路のＡ／
Ｄ （アナログ／デジタル）コンバータ回路を構成する
オペアンプを搭載した時の、素子の断面図を示す。
Ｄ （アナログ／デジタル）コンバータ回路を構成する
オペアンプを搭載した時の、素子の断面図を示す。
Ｎ型シリコン基板１０上に、Ｐ全不純物層１１゜１２を
形成する。また、Ｐ全不純物層１１．１２に隣接してＮ
型不純物層１３が形成されている。
形成する。また、Ｐ全不純物層１１．１２に隣接してＮ
型不純物層１３が形成されている。
オペアンプ部のＮチャネルトランジスタ１４はＰ全不純
物層１１に形成される。それ以外のＮチャネルトランジ
スタ１５とＰチャネルトランジスタ１６は、それぞれＰ
型不純物層１２とＮ型不純物層１３に形成されている。
物層１１に形成される。それ以外のＮチャネルトランジ
スタ１５とＰチャネルトランジスタ１６は、それぞれＰ
型不純物層１２とＮ型不純物層１３に形成されている。
Ｎチャネルトランジスタ１４は、ソースとなるＮ型高濃
度不純物層１７とＰ型窩濃度不純物層１８が接触してい
る。このため、Ｎチャネルトランジスタ１４のソースで
のソース電位が常にＰ全不純物層１１の電量図一致する
ようになっている。このようにして、ソース部の電位が
変動してもバックバイアス効果を抑えるように動作する
。
度不純物層１７とＰ型窩濃度不純物層１８が接触してい
る。このため、Ｎチャネルトランジスタ１４のソースで
のソース電位が常にＰ全不純物層１１の電量図一致する
ようになっている。このようにして、ソース部の電位が
変動してもバックバイアス効果を抑えるように動作する
。
もし、このような機能回路を持つマイコンをＥＰＲＯＭ
と１チツプ上に形成するために、Ｐ型シリコン基板を用
いるとすると、Ｐ型シリコン基板と同電位になるソース
をＮチャネルトランジスタは持っているため、Ｐ型不純
物層は全てシリコン基板の接地電位に固定される。この
ためＮチャネルトランジスタは動作しなくなる。Ｎ型シ
リコン基板に形成されたＰ型不純物層の特長を生かして
設計されたＭＯＳアナログ回路はＰ型シリコン基板では
、全くその機能を果たさなくなる。
と１チツプ上に形成するために、Ｐ型シリコン基板を用
いるとすると、Ｐ型シリコン基板と同電位になるソース
をＮチャネルトランジスタは持っているため、Ｐ型不純
物層は全てシリコン基板の接地電位に固定される。この
ためＮチャネルトランジスタは動作しなくなる。Ｎ型シ
リコン基板に形成されたＰ型不純物層の特長を生かして
設計されたＭＯＳアナログ回路はＰ型シリコン基板では
、全くその機能を果たさなくなる。
このような問題を解決するために、通常Ｎチャネルトラ
ンジスタのソースとＰ型シリコン基板トを電気的に断線
させて、バックバイアス効果が生じた状態のままで、回
路動作させる。しかし、バックバイアス効果が生じた状
態ではアナログ回路の特性は顕著に劣化する。
ンジスタのソースとＰ型シリコン基板トを電気的に断線
させて、バックバイアス効果が生じた状態のままで、回
路動作させる。しかし、バックバイアス効果が生じた状
態ではアナログ回路の特性は顕著に劣化する。
発明が解決しようとする課題
マイコン本体にＭＯＳアナログ回路のような機能素子が
形成された回路を、不揮発性記憶素子とｌチップ上に形
成するために、Ｎ型シリコン基板を用いるとアナログ回
路のＮチャネルトランジスタのソース部に接触してＮ型
高濃度不純物層とＰ型高濃度不純物層を形成させて、ソ
ース電位をＰ型不純物層の電量図一致するようにして、
バンクバイアス効果が生じないようにしている。
形成された回路を、不揮発性記憶素子とｌチップ上に形
成するために、Ｎ型シリコン基板を用いるとアナログ回
路のＮチャネルトランジスタのソース部に接触してＮ型
高濃度不純物層とＰ型高濃度不純物層を形成させて、ソ
ース電位をＰ型不純物層の電量図一致するようにして、
バンクバイアス効果が生じないようにしている。
しかし、ＥＰＲＯＭをＮ型シリコン基板に形成するとき
、Ｐ型不純物層にＥＰＲＯＭが形成される。ＥＰＲＯＭ
を駆動するのに、Ｐチャネルトランジスタは、駆動電位
５ｖと書き込み電位１２．５Ｖを供給する。この時、書
き込み路に発生する基板電流はＰ型不純物層内に蓄積さ
れ、書き込み不良を生じさせる。このように、基板電流
をＰ型不純物層内に蓄積しないように、Ｐ型シリコン基
板を用いた場合には、’ＥＰＲＯＭは問題なく動作する
。
、Ｐ型不純物層にＥＰＲＯＭが形成される。ＥＰＲＯＭ
を駆動するのに、Ｐチャネルトランジスタは、駆動電位
５ｖと書き込み電位１２．５Ｖを供給する。この時、書
き込み路に発生する基板電流はＰ型不純物層内に蓄積さ
れ、書き込み不良を生じさせる。このように、基板電流
をＰ型不純物層内に蓄積しないように、Ｐ型シリコン基
板を用いた場合には、’ＥＰＲＯＭは問題なく動作する
。
一方、アナログ回路は、Ｐ型不純物層とソースの電位を
同電位にしているため、全く動作しない。このため、ソ
ースとＰ型シリコン基板を電気的に分離して用いると、
バックバイアス効果が生じアナログ回路の特性が劣化す
ると言う問題点がある。
同電位にしているため、全く動作しない。このため、ソ
ースとＰ型シリコン基板を電気的に分離して用いると、
バックバイアス効果が生じアナログ回路の特性が劣化す
ると言う問題点がある。
本発明の目的は、上述したように、ＥＰＲＯＭの書き込
み不良を生じず、また、アナログ回路の特性が劣化しな
い不揮発性記憶素子と機能素子を持つマイコンを同一チ
ップ上に形成する半導体装置およびその製造方法を提供
するものである。
み不良を生じず、また、アナログ回路の特性が劣化しな
い不揮発性記憶素子と機能素子を持つマイコンを同一チ
ップ上に形成する半導体装置およびその製造方法を提供
するものである。
課題を解決するための手段
上記課題を解決するために、本発明は、一導電型の半導
体基板と、前記半導体基板上に形成された前記半導体基
板と逆導電型のエピタキシャル層と、前記エピタキシャ
ル層に前記半導体基板に到達する第１の不純物層と、前
記第１の不純物層で囲まれた前記第１の不純物層と逆導
電型の第２の不純物層と、前記第１の不純物層と離れて
形成された第３の不純物層を備えている。
体基板と、前記半導体基板上に形成された前記半導体基
板と逆導電型のエピタキシャル層と、前記エピタキシャ
ル層に前記半導体基板に到達する第１の不純物層と、前
記第１の不純物層で囲まれた前記第１の不純物層と逆導
電型の第２の不純物層と、前記第１の不純物層と離れて
形成された第３の不純物層を備えている。
また、一導電型の半導体基板上に、前記半導体基板と逆
導電型のエピタキシャル層を形成する工程と、前記エピ
タキシャル層上に絶縁膜を形成する工程と、前記絶縁膜
の所定領域を所定の膜厚にする工程と、前記所定領域の
前記エピタキシャル層中に、前記半導体基板に達する深
さの前記半導体基板と同導電型の第１の不純物層を形成
する工程を備え、前記第１の不純物層内に前記第１の不
純物層と逆導電型の第２の不純物層が少なくとも存在し
ている。
導電型のエピタキシャル層を形成する工程と、前記エピ
タキシャル層上に絶縁膜を形成する工程と、前記絶縁膜
の所定領域を所定の膜厚にする工程と、前記所定領域の
前記エピタキシャル層中に、前記半導体基板に達する深
さの前記半導体基板と同導電型の第１の不純物層を形成
する工程を備え、前記第１の不純物層内に前記第１の不
純物層と逆導電型の第２の不純物層が少なくとも存在し
ている。
作用
シリコン基板に達する深い不純物層と、その不純物層に
よって囲まれたエピタキシャル層領域上に形成されるＣ
ＭＯＳ回路や機能素子は、実質的にエピタキシャル層の
ないシリコン基板上に形成されたものと等価になる。
よって囲まれたエピタキシャル層領域上に形成されるＣ
ＭＯＳ回路や機能素子は、実質的にエピタキシャル層の
ないシリコン基板上に形成されたものと等価になる。
また、シリコン基板に達しない不純物層とエピタキシャ
ル層領域上に形成される０Ｍ０３回路や機能素子はシリ
コン基板と電気的に独立させることで、実質的にエピタ
キシャル層を基板とした場合と等価になる。
ル層領域上に形成される０Ｍ０３回路や機能素子はシリ
コン基板と電気的に独立させることで、実質的にエピタ
キシャル層を基板とした場合と等価になる。
以上のように、シリコン基板と逆導電型のエピタキシャ
ル層を用いることで、それぞれ複数の機能素子を同時に
形成することができる。
ル層を用いることで、それぞれ複数の機能素子を同時に
形成することができる。
実施例
第１図に本発明の第１の実施例を詳細に説明するための
素子斜面図を示す。
素子斜面図を示す。
第１図において半導体基板として用いたＰ型（１００）
シリコン基板１０１上にＮ型のエピタキシャル層１０２
が形成されている。この時の、シリコン基板１０１中の
ボロンの不純物濃度は約２ ｘ １０１５／ａｌのもの
を用い、エピタキシャル層１０２は膜厚が約８μｍで、
リンの不純物濃度が２ Ｘ １０１５／Ｃｉのものを用
いている。
シリコン基板１０１上にＮ型のエピタキシャル層１０２
が形成されている。この時の、シリコン基板１０１中の
ボロンの不純物濃度は約２ ｘ １０１５／ａｌのもの
を用い、エピタキシャル層１０２は膜厚が約８μｍで、
リンの不純物濃度が２ Ｘ １０１５／Ｃｉのものを用
いている。
次にエピタキシャル層１０２には、選択的にボロンを注
入して形成した深いＰ型不純物層１０３゜１０４．１０
５が形成されている。このＰ型不純物層１０３，１０４
．１０５の深さはエピタキシャル層１０２の膜厚と等し
いかあるいはエピタキシャル層１０２の深さより深く設
定しである。
入して形成した深いＰ型不純物層１０３゜１０４．１０
５が形成されている。このＰ型不純物層１０３，１０４
．１０５の深さはエピタキシャル層１０２の膜厚と等し
いかあるいはエピタキシャル層１０２の深さより深く設
定しである。
このためＰ型不純物層１０３，１０４．１０５はシリコ
ン基板１０１と導通しシリコン基板１０１の電位と同電
位になっている。不純物層１０３゜１０４．１０５及び
それらの不純物領域間には紫外線消去型電気的書き込み
ＲＯＭ装置（Ｅ ｎａｂｌｅＰ ｒｏｇｒａｍｍａｂｌ
ｅ ＲＯＭ ：以下、Ｅ Ｐ Ｒ，ＯＭと呼ぶ）回路を
含むＣＭ ＯＳ （ＣｏｍｐＨｍｅｎｔ −Ｍ Ｏ３）
ロジック回路を形成している。
ン基板１０１と導通しシリコン基板１０１の電位と同電
位になっている。不純物層１０３゜１０４．１０５及び
それらの不純物領域間には紫外線消去型電気的書き込み
ＲＯＭ装置（Ｅ ｎａｂｌｅＰ ｒｏｇｒａｍｍａｂｌ
ｅ ＲＯＭ ：以下、Ｅ Ｐ Ｒ，ＯＭと呼ぶ）回路を
含むＣＭ ＯＳ （ＣｏｍｐＨｍｅｎｔ −Ｍ Ｏ３）
ロジック回路を形成している。
また、Ｐ型不純物層１０３，１０４，１０５にＥＰＲＯ
Ｍを含むＣＭＯＳロジック回路を形成すると同時にアナ
ログ回路を形成するトランジスタをエピタキシャル層１
０２に形成している。さらにＣＭＯＳロジック回路とア
ナログ回路を形成した領域の外輪を囲むように深いＰ型
不純物層１０９が形成されている。
Ｍを含むＣＭＯＳロジック回路を形成すると同時にアナ
ログ回路を形成するトランジスタをエピタキシャル層１
０２に形成している。さらにＣＭＯＳロジック回路とア
ナログ回路を形成した領域の外輪を囲むように深いＰ型
不純物層１０９が形成されている。
このＰ型不純物層１０９の深さは、Ｐ型不純物層１０３
，１０４，１０５と同様にシリコン基板１０１に到達す
る深さにまで形成している。
，１０４，１０５と同様にシリコン基板１０１に到達す
る深さにまで形成している。
ＥＰＲＯＭは、データの書き込み時に比較的高電圧（約
１２．５Ｖ）が印加される。このような書き込み状態で
は、Ｐ型不純物層１０３内に多量の基板電流を発生させ
る。基板電流が発生するとＰ型不純物層１０３内に電位
勾配が生じる。この電位勾配の電位差が大きいと、書き
込みのために用いられるホットキャリアが発生する確率
が低くなる。ホットキャリアの発生確率が低くなるとＥ
ＰＲＯＭへの書き込みが不十分な状態になる。
１２．５Ｖ）が印加される。このような書き込み状態で
は、Ｐ型不純物層１０３内に多量の基板電流を発生させ
る。基板電流が発生するとＰ型不純物層１０３内に電位
勾配が生じる。この電位勾配の電位差が大きいと、書き
込みのために用いられるホットキャリアが発生する確率
が低くなる。ホットキャリアの発生確率が低くなるとＥ
ＰＲＯＭへの書き込みが不十分な状態になる。
このため基板電流をシリコン基板１０１を通じて接地へ
流すことが必要である。
流すことが必要である。
ＥＰＲＯＭをＰ型不純物層中に作り込む場合には、基板
電流を基板から逃がさないと書き込み不良が発生する誘
因になる。従ってＥＰＲＯＭはＰ型シリコン基板に形成
することがよい。
電流を基板から逃がさないと書き込み不良が発生する誘
因になる。従ってＥＰＲＯＭはＰ型シリコン基板に形成
することがよい。
また、深いＰ型不純物層１０３とＰ型不純物層１０４の
間及び、Ｐ型不純物層１０４とＰ型不純物層１０５の間
にそれぞれＮ型不純物層１１０１１１を形成しである。
間及び、Ｐ型不純物層１０４とＰ型不純物層１０５の間
にそれぞれＮ型不純物層１１０１１１を形成しである。
さらにアナログ回路のＰチャネルトランジスタを形成す
る領域にＮ型不純物層１０７をリンをイオン注入するこ
とによって形成しである。
る領域にＮ型不純物層１０７をリンをイオン注入するこ
とによって形成しである。
このＮ型不純物層１０７．１１１には、ＥＰＲＯＭを駆
動したり、アナログ回路を動作させるために約５Ｖ程度
の電圧を発生するＰチャネルトランジスタを形成する。
動したり、アナログ回路を動作させるために約５Ｖ程度
の電圧を発生するＰチャネルトランジスタを形成する。
このようなＮ型不純物層１０７１１１に形成したトラン
ジスタでは発生させる電圧が低いため基板電流は発生し
ない。また、Ｎ型不純物層１０７，１１１の深さはシリ
コン基板１０１に到達しないようにしておく。なぜなら
、Ｎ型不純物層１０７，１１１とＰ型シリコン基板１０
１が接っすると、両者の接触面に空乏層が発生しシリコ
ン基板１０１とＮ型不純物層１０７，１１１を分離する
ことができる。しかし、ここではシリコン基板１０１の
Ｐ型濃度の絶対量がエピタキシャル層１０２のＮ型濃度
の絶対量より低いため分離耐圧が低くなってしまう。こ
こでは、Ｎ型不純物層１０７，１１１をエピタキシャル
層１０２に形成しているが、実際には後の他の実施例で
述べるがエピタキシャル層１０２のＮ型濃度をＮ型不純
物層１．０７，１１１と同程度にしておくとＮ型不純物
層１０７，１１１をあえて作る必要はない。
ジスタでは発生させる電圧が低いため基板電流は発生し
ない。また、Ｎ型不純物層１０７，１１１の深さはシリ
コン基板１０１に到達しないようにしておく。なぜなら
、Ｎ型不純物層１０７，１１１とＰ型シリコン基板１０
１が接っすると、両者の接触面に空乏層が発生しシリコ
ン基板１０１とＮ型不純物層１０７，１１１を分離する
ことができる。しかし、ここではシリコン基板１０１の
Ｐ型濃度の絶対量がエピタキシャル層１０２のＮ型濃度
の絶対量より低いため分離耐圧が低くなってしまう。こ
こでは、Ｎ型不純物層１０７，１１１をエピタキシャル
層１０２に形成しているが、実際には後の他の実施例で
述べるがエピタキシャル層１０２のＮ型濃度をＮ型不純
物層１．０７，１１１と同程度にしておくとＮ型不純物
層１０７，１１１をあえて作る必要はない。
さらに、ボロンのイオン注入によってＮ型不純物層１０
７を挟んで両側にＰ型不純物層１０６゜１０８が形成さ
れている。このＰ型不純物層１０６゜１０８はＮ型不純
物層１０７とでアナログ回路を構成している。また、こ
こでは深いＰ型不純物層１０３とアナログ回路を形成し
たＰ型不純物層１０８は接触しておらず、両不純物層間
にエピタキシャル層１０２が挟まった形に形成されてい
るが、両不純物層は接していてもよい。
７を挟んで両側にＰ型不純物層１０６゜１０８が形成さ
れている。このＰ型不純物層１０６゜１０８はＮ型不純
物層１０７とでアナログ回路を構成している。また、こ
こでは深いＰ型不純物層１０３とアナログ回路を形成し
たＰ型不純物層１０８は接触しておらず、両不純物層間
にエピタキシャル層１０２が挟まった形に形成されてい
るが、両不純物層は接していてもよい。
ただし、Ｐ型不純物層１０３と１０８が接触していると
、以下の理由で、Ｐ型不純物層１０８にアナログ回路を
形成できない。すなわち、両方のＰ型不純物層１０３と
１０８が接触すると、Ｐ型不純物層１０８はＰ型不純物
層１０３及びＰ型シリコン基板１０１と同電位になる。
、以下の理由で、Ｐ型不純物層１０８にアナログ回路を
形成できない。すなわち、両方のＰ型不純物層１０３と
１０８が接触すると、Ｐ型不純物層１０８はＰ型不純物
層１０３及びＰ型シリコン基板１０１と同電位になる。
このため、Ｐ型不純物層１０８に形成されたアナログ回
路は、シリコン基板１０１内にあるＰ型不純物層１０３
１０４．１０５．１０８が全て接地されて基板電圧とな
っている。このため、アナログ回路の電圧を制御するこ
とができなくなり、正常な回路動作をしなくなる。
路は、シリコン基板１０１内にあるＰ型不純物層１０３
１０４．１０５．１０８が全て接地されて基板電圧とな
っている。このため、アナログ回路の電圧を制御するこ
とができなくなり、正常な回路動作をしなくなる。
不純物層１０３，１０４，１０５をシリコン基板１０１
と導通して用いることで不純物層１０３１０４．１０５
の各々の間に形成された、Ｎ型不純物層１１０，１１１
に形成されたＥＰＲＯＭ回路の電圧を供給するトランジ
スタを、それぞれ独立に別電圧にして用いることができ
る。すなわち、ＥＰＲＯＭは動作電圧として５Ｖの電圧
と、アドレス指定用の書き込み電圧に１２．５Ｖの電源
が必要である。ＥＰＲＯＭのデータの書き込み時に、比
較的高電圧（約１２．５ Ｖ）が印加されて書き込み状
態となる。このような書き込み状態ではシリコン基板１
０１内に多量の基板電流を発生させる。基板電流が発生
しても深いＰ型不純物層１０３，１０４．１０５はシリ
コン基板１０１と導通しているため、基板電流はシリコ
ン基板１０１を通して接地へ流れるため素子特性を劣化
することはない。
と導通して用いることで不純物層１０３１０４．１０５
の各々の間に形成された、Ｎ型不純物層１１０，１１１
に形成されたＥＰＲＯＭ回路の電圧を供給するトランジ
スタを、それぞれ独立に別電圧にして用いることができ
る。すなわち、ＥＰＲＯＭは動作電圧として５Ｖの電圧
と、アドレス指定用の書き込み電圧に１２．５Ｖの電源
が必要である。ＥＰＲＯＭのデータの書き込み時に、比
較的高電圧（約１２．５ Ｖ）が印加されて書き込み状
態となる。このような書き込み状態ではシリコン基板１
０１内に多量の基板電流を発生させる。基板電流が発生
しても深いＰ型不純物層１０３，１０４．１０５はシリ
コン基板１０１と導通しているため、基板電流はシリコ
ン基板１０１を通して接地へ流れるため素子特性を劣化
することはない。
シリコン基板１０１に達する深い不純物層１０３１０４
．１０５に形成された回路は、不純物層１０３１０４．
１０５を通してシリコン基板１０１と電気的に結ばれて
いる。このため実質的にエピタキシャル層１０２を持た
ないＰ型シリコン基板１０１上に形成された場合と等価
なものとなる。
．１０５に形成された回路は、不純物層１０３１０４．
１０５を通してシリコン基板１０１と電気的に結ばれて
いる。このため実質的にエピタキシャル層１０２を持た
ないＰ型シリコン基板１０１上に形成された場合と等価
なものとなる。
また、シリコン基板１０１に達しない不純物層１０６．
１０７，１０８，１１０，１１１及びエピタキシャル層
１０２上に形成された回路はシリコン基板１０１と電気
的に独立されることとなり、実質的にエピタキシャル層
１０２を基板として形成された場合と等価なものになる
。
１０７，１０８，１１０，１１１及びエピタキシャル層
１０２上に形成された回路はシリコン基板１０１と電気
的に独立されることとなり、実質的にエピタキシャル層
１０２を基板として形成された場合と等価なものになる
。
このような配置で形成された不純物層１０３゜１０４．
１０５，１０６，１０７，１０８，１１０゜１１１内で
、Ｐ型の不純物層１０４，１０６，１０８にはドレイン
およびソースがＮ型である２つの拡散層と、１対のゲー
ト酸化膜とゲート電極を持つＮチャネルトランジスタが
作り込まれている。
１０５，１０６，１０７，１０８，１１０゜１１１内で
、Ｐ型の不純物層１０４，１０６，１０８にはドレイン
およびソースがＮ型である２つの拡散層と、１対のゲー
ト酸化膜とゲート電極を持つＮチャネルトランジスタが
作り込まれている。
また、Ｎ型の不純物層１０７，１１０，１１１内には、
ドレインおよびソースがＰ型である２つの高濃度拡散層
と、工対のゲート酸化膜とゲート電極を持つＰチャネル
トランジスタが作り込まれている。
ドレインおよびソースがＰ型である２つの高濃度拡散層
と、工対のゲート酸化膜とゲート電極を持つＰチャネル
トランジスタが作り込まれている。
さらに、深いＰ型の不純物層１０３内には、ドレインお
よびソースがＮ型である２つの高濃度拡散層と、１対の
ゲート酸化膜とゲート電極とＥＰＲＯＭとして動作させ
るために電荷蓄積を行なうための電極（フローティング
）と絶縁膜を持ったＮチャネルＥＰＲＯＭが作り込まれ
ている。
よびソースがＮ型である２つの高濃度拡散層と、１対の
ゲート酸化膜とゲート電極とＥＰＲＯＭとして動作させ
るために電荷蓄積を行なうための電極（フローティング
）と絶縁膜を持ったＮチャネルＥＰＲＯＭが作り込まれ
ている。
従来のＣＭＯＳアナログ回路では、Ｐ型不純物層に形成
されたトランジスタの電位を各々制御する事によって安
定したアナログ特性を得ている。
されたトランジスタの電位を各々制御する事によって安
定したアナログ特性を得ている。
このためアナログ回路の形成にはＮ型シリコン基板を用
いる必要がある。すなわち、Ｎ型シリコン基板に０Ｍ０
８回路を形成すると、Ｎ型不純物層領域に形成されたト
ランジスタはシリコン基板と共通電位となる。一方、Ｐ
型不純物層領域に形成されたトランジスタは動作時に各
々のＰ型不純物層が電気的に分離される。従って、Ｎ型
シリコン基板に形成されたＰ型不純物層領域は電気的に
分離されアナログ回路はＰ型不純物層領域の電位を独立
して使用できる。
いる必要がある。すなわち、Ｎ型シリコン基板に０Ｍ０
８回路を形成すると、Ｎ型不純物層領域に形成されたト
ランジスタはシリコン基板と共通電位となる。一方、Ｐ
型不純物層領域に形成されたトランジスタは動作時に各
々のＰ型不純物層が電気的に分離される。従って、Ｎ型
シリコン基板に形成されたＰ型不純物層領域は電気的に
分離されアナログ回路はＰ型不純物層領域の電位を独立
して使用できる。
ＥＦＲＯＭを形成するためにＰ型シリコン基板１０１を
用いると、Ｐ全不純物層１０３，１０４゜１０５は全て
接地電位になる。このためＰ型シリコン基板にアナログ
回路を形成するとシリコン基板１０１内にあるＰ型不純
物層領域に形成されたトランジスタの電位を独立に使用
できなくなるため、正常な回路動作をしなくなる。
用いると、Ｐ全不純物層１０３，１０４゜１０５は全て
接地電位になる。このためＰ型シリコン基板にアナログ
回路を形成するとシリコン基板１０１内にあるＰ型不純
物層領域に形成されたトランジスタの電位を独立に使用
できなくなるため、正常な回路動作をしなくなる。
第１の実施例の構造を持つ素子ではシリコン基板〕０１
に達する深いＰ全不純物層１０３，１０４゜１０５に形
成されたトランジスタの電位は不純物＠１０３，１０４
，１０５を通してシリコン基板１０１と導通している。
に達する深いＰ全不純物層１０３，１０４゜１０５に形
成されたトランジスタの電位は不純物＠１０３，１０４
，１０５を通してシリコン基板１０１と導通している。
このため実質的にエピタキシャル層１０２を持たないＰ
型シリコン基板１０１上に形成された場合と等価なもの
となる。また、シリコン基板１に達しない不純物層１０
６，１０７１０８．１１０，１↓１に形成されたＣＭＯ
Ｓマイコン回路の電圧はシリコン基板１０１と電気的に
独立に制御できる。実質的にはエピタキシャル層１０２
を基板として形成された場合と等価なものになる。この
ため素子配置の自由度が高くなり集積度を上げることが
できる。
型シリコン基板１０１上に形成された場合と等価なもの
となる。また、シリコン基板１に達しない不純物層１０
６，１０７１０８．１１０，１↓１に形成されたＣＭＯ
Ｓマイコン回路の電圧はシリコン基板１０１と電気的に
独立に制御できる。実質的にはエピタキシャル層１０２
を基板として形成された場合と等価なものになる。この
ため素子配置の自由度が高くなり集積度を上げることが
できる。
ここでは深いＰ全不純物層１０３にＥＰＲＯＭを形成し
たが、深いＰ型不純物層１０４または１０５に形成して
もよい。
たが、深いＰ型不純物層１０４または１０５に形成して
もよい。
第２図に第１の実施例をより詳細に説明するために、本
発明の素子の平面図を示す。第２図ｆａ）は本発明の第
１の実施例で示した素子の平面図、第２図（ｂｌは本発
明の第２の実施例の素子の平面図を示す。
発明の素子の平面図を示す。第２図ｆａ）は本発明の第
１の実施例で示した素子の平面図、第２図（ｂｌは本発
明の第２の実施例の素子の平面図を示す。
第２図（ａ）において、Ｐ型シリコン基板１０１上に形
成されたエピタキシャル層にスクライブレーンとなるＰ
型不純物層１０９を形成する。この時にＥＰＲＯＭ回路
形威領域形成る深いＰ全不純物層１０３，１０４，１０
５を同時に形成する。深いＰ全不純物層１０３，１０４
．１０５で囲まれたエピタキシャル層１０２の領域ある
いはスクライブレーンに囲まれかつエピタキシャル層１
０２である領域にＮチャネルトランジスタを作り込むＰ
型不純物層１０６．１０８の領域と、Ｐチャネルトラン
ジスタを作り込むＮ型不純物層１０７゜１１０．１１１
が形成されている。Ｅ Ｐ Ｒ，ＯＭは深い不純物層１
０３に形威しである。ここではＥＰＲＯＭを駆動する５
ｖの電圧を供給するＰチャネルトランジスタと、書き込
み字に供給される１２．５Ｖの電圧を発生するＰチャネ
ルトランジスタは、各々深いＰ型不純物層に挟まれたＮ
型不純物層１１０．１１１に形成しである。また、深い
Ｐ型不純物層１０４にはＥＰＲＯＭと同電位となるＮチ
ャネルトランジスタが形成されている。
成されたエピタキシャル層にスクライブレーンとなるＰ
型不純物層１０９を形成する。この時にＥＰＲＯＭ回路
形威領域形成る深いＰ全不純物層１０３，１０４，１０
５を同時に形成する。深いＰ全不純物層１０３，１０４
．１０５で囲まれたエピタキシャル層１０２の領域ある
いはスクライブレーンに囲まれかつエピタキシャル層１
０２である領域にＮチャネルトランジスタを作り込むＰ
型不純物層１０６．１０８の領域と、Ｐチャネルトラン
ジスタを作り込むＮ型不純物層１０７゜１１０．１１１
が形成されている。Ｅ Ｐ Ｒ，ＯＭは深い不純物層１
０３に形威しである。ここではＥＰＲＯＭを駆動する５
ｖの電圧を供給するＰチャネルトランジスタと、書き込
み字に供給される１２．５Ｖの電圧を発生するＰチャネ
ルトランジスタは、各々深いＰ型不純物層に挟まれたＮ
型不純物層１１０．１１１に形成しである。また、深い
Ｐ型不純物層１０４にはＥＰＲＯＭと同電位となるＮチ
ャネルトランジスタが形成されている。
なお、深いＰ型不純物層１０３，１０４，１０５の外側
の領域に形成されたスクライブレーンのＰ型不純物層１
０９内で、エピタキシャル層１０２中に形成されている
Ｎチャネルトランジスタ（Ｐ型不純物層１０６，１０８
）やＰチャネルトランジスタ（Ｎ型不純物層１０７）は
アナログ回路を形威している。
の領域に形成されたスクライブレーンのＰ型不純物層１
０９内で、エピタキシャル層１０２中に形成されている
Ｎチャネルトランジスタ（Ｐ型不純物層１０６，１０８
）やＰチャネルトランジスタ（Ｎ型不純物層１０７）は
アナログ回路を形威している。
このように、深いＰ型不純物層１０３．１０４１０５を
シリコン基板１０１と導通して用いることで、深いＰ型
不純物層１０３，１０４，１０５の各々の間のＮ型不純
物層１１０，１１１に形成されたＥＰＲＯＭ回路の電圧
を供給するトランジスタを各々別電圧に制御して用いる
ことができる。ＥＰＲＯＭのデータの書き込み時に、比
較的高電圧（約１２．５ Ｖ）が印加されて書き込み状
態となった時、Ｐ型不純物層内に発生する多量の基板電
流はシリコン基板１０１を通して接地へ流すことができ
る。
シリコン基板１０１と導通して用いることで、深いＰ型
不純物層１０３，１０４，１０５の各々の間のＮ型不純
物層１１０，１１１に形成されたＥＰＲＯＭ回路の電圧
を供給するトランジスタを各々別電圧に制御して用いる
ことができる。ＥＰＲＯＭのデータの書き込み時に、比
較的高電圧（約１２．５ Ｖ）が印加されて書き込み状
態となった時、Ｐ型不純物層内に発生する多量の基板電
流はシリコン基板１０１を通して接地へ流すことができ
る。
また、シリコン基板１に達する深い不純物層１０３．１
０４，１０５に形成されたトランジスタは、不純物層１
０３，１０４，１０５を通してシリコン基板１０１と電
気的に結ばれている。このため、これらのトランジスタ
はエピタキシャル層１０２を持たないＰ型シリコン基板
１０１上に形成された場合と等価なものとなる。シリコ
ン基板１０１に達しない不純物層及びエピタキシャル層
１０２上に形成されたトランジスタはシリコン基板１０
１と電気的に独立している。このためエピタキシャル層
１０２を基板として形成された場合と等価なものになる
。このため素子配置の自由度が高くなり集積度を上げる
ことができる。
０４，１０５に形成されたトランジスタは、不純物層１
０３，１０４，１０５を通してシリコン基板１０１と電
気的に結ばれている。このため、これらのトランジスタ
はエピタキシャル層１０２を持たないＰ型シリコン基板
１０１上に形成された場合と等価なものとなる。シリコ
ン基板１０１に達しない不純物層及びエピタキシャル層
１０２上に形成されたトランジスタはシリコン基板１０
１と電気的に独立している。このためエピタキシャル層
１０２を基板として形成された場合と等価なものになる
。このため素子配置の自由度が高くなり集積度を上げる
ことができる。
第２図ｆｂｌは、Ｎ型シリコン基板１０１上に形成され
たエピタキシャル層にスクライブレーンとなるＰ型不純
物層１０９を形成する。この時にＥＰＲＯＭ回路形成領
域である深いＰ型不純物層１２０，１２１゜１２２を同
時に形成する。
たエピタキシャル層にスクライブレーンとなるＰ型不純
物層１０９を形成する。この時にＥＰＲＯＭ回路形成領
域である深いＰ型不純物層１２０，１２１゜１２２を同
時に形成する。
第２図（ａ）の構成と異なるのは、深いＰ型不純物８１
２０にＥＰＲＯＭとＮチャネルトランジスタが形成され
ており、他の不純物層１２１，１２２にはトランジスタ
を形成していない。このような構成にできるのは、第２
図（ａｌで述べたように、深いＰ型不純物層に形威され
るＮチャネルトランジスタは、ＥＰＲＯＭを形成してい
るＰ型不純物層と同電位にして用いている。このため同
一の深いＰ型不純物層内に形成することができる。
２０にＥＰＲＯＭとＮチャネルトランジスタが形成され
ており、他の不純物層１２１，１２２にはトランジスタ
を形成していない。このような構成にできるのは、第２
図（ａｌで述べたように、深いＰ型不純物層に形威され
るＮチャネルトランジスタは、ＥＰＲＯＭを形成してい
るＰ型不純物層と同電位にして用いている。このため同
一の深いＰ型不純物層内に形成することができる。
深いＰ型不純物層１２０，１２１，１２２で囲まれたエ
ピタキシャル層１０２の領域、あるいはスクライブレー
ンに囲まれかつエピタキシャル層１０２の領域にＮチャ
ネルトランジスタを作り込むＰ型不純物層１０６，１０
８の領域と、Ｐチャネルトランジスタを作り込むＮ型不
純物層１０７１１０．１１１が形成されている。
ピタキシャル層１０２の領域、あるいはスクライブレー
ンに囲まれかつエピタキシャル層１０２の領域にＮチャ
ネルトランジスタを作り込むＰ型不純物層１０６，１０
８の領域と、Ｐチャネルトランジスタを作り込むＮ型不
純物層１０７１１０．１１１が形成されている。
ここでは、ＥＰＲＯＭを駆動する５Ｖの電圧を供給する
Ｐチャネルトランジスタと、書き込み時の１２．５Ｖの
電圧を供給するＰチャネルトラ〉ジスタは各々深いＰ型
不純物層１２０．１２１１２２に挟まれたＮ型不純物層
１１０，１１１に形威しである。深いＰ型不純物層１２
０，１２１゜１２２の外側の領域にあるスクライブレー
ンのＰ型不純物層１０９内のエピタキシャル層１０２に
形成されたＮチャネルトランジスタ（Ｐ型不純物層１０
６，１０８）やＰチャネルトランジスタ（Ｎ型不純物層
１０７）はアナログ回路を形成している。
Ｐチャネルトランジスタと、書き込み時の１２．５Ｖの
電圧を供給するＰチャネルトラ〉ジスタは各々深いＰ型
不純物層１２０．１２１１２２に挟まれたＮ型不純物層
１１０，１１１に形威しである。深いＰ型不純物層１２
０，１２１゜１２２の外側の領域にあるスクライブレー
ンのＰ型不純物層１０９内のエピタキシャル層１０２に
形成されたＮチャネルトランジスタ（Ｐ型不純物層１０
６，１０８）やＰチャネルトランジスタ（Ｎ型不純物層
１０７）はアナログ回路を形成している。
Ｐ型不純物層１２０，１２１，１２２をシリコン基板１
０１と導通して用いることで、Ｎ型不純物層１１０，１
１１に形成されたＥＰＲＯＭ回路の電圧を供給するトラ
ンジスタを各々の電圧を独立に制御して用いることがで
きる。ＥＰＲＯＭのデータの書き込み時に比較的高電圧
（約１２．５Ｖ）が印加されると、多量に基板電流が発
生する。しかし、基板電流はシリコン基板１０１を通し
て接地へ流すことができる。
０１と導通して用いることで、Ｎ型不純物層１１０，１
１１に形成されたＥＰＲＯＭ回路の電圧を供給するトラ
ンジスタを各々の電圧を独立に制御して用いることがで
きる。ＥＰＲＯＭのデータの書き込み時に比較的高電圧
（約１２．５Ｖ）が印加されると、多量に基板電流が発
生する。しかし、基板電流はシリコン基板１０１を通し
て接地へ流すことができる。
シリコン基板１０１に達する深い不純物層１２０１２］
、、１２２に形成されたトランジスタは不純物層１２０
，１２１，１２２を通してシリコン基板１０１と電気的
に結ばれている。このため、実質的にエピタキシャル層
１０２を持たないＰ型シリコン基板１０１上にトランジ
スタが形成された場合と等価なものとなる。シリコン基
板１０１に達しない不純物層及びエピタキシャル層１０
２上に形成されたトランジスタは゛、シリコン基板１０
１と電気的に独立することとなり、実質的にエピタキシ
ャル層１０２を基板として形成された場合と等価なもの
になる。このため、素子配置の自由度が高くなり集積度
を上げることができる。
、、１２２に形成されたトランジスタは不純物層１２０
，１２１，１２２を通してシリコン基板１０１と電気的
に結ばれている。このため、実質的にエピタキシャル層
１０２を持たないＰ型シリコン基板１０１上にトランジ
スタが形成された場合と等価なものとなる。シリコン基
板１０１に達しない不純物層及びエピタキシャル層１０
２上に形成されたトランジスタは゛、シリコン基板１０
１と電気的に独立することとなり、実質的にエピタキシ
ャル層１０２を基板として形成された場合と等価なもの
になる。このため、素子配置の自由度が高くなり集積度
を上げることができる。
このように第２図（１））の構成は、第２図（ａｌの構
成と比較すると、Ｅ Ｐ ＲＯＭ回路を構成するＥＰＲ
ＯＭと同電位となるＮチャネルトランジスタが同一の深
いＰ型不純物層１２０に形成されている点が異なってい
る。しかし、このような構成上の違いがあっても、第２
図（ａＪの構成で生じる効果と同様の効果が生じる。
成と比較すると、Ｅ Ｐ ＲＯＭ回路を構成するＥＰＲ
ＯＭと同電位となるＮチャネルトランジスタが同一の深
いＰ型不純物層１２０に形成されている点が異なってい
る。しかし、このような構成上の違いがあっても、第２
図（ａＪの構成で生じる効果と同様の効果が生じる。
また、ボロンのイオン注入を用いて、Ｎ型不純物層１０
７を挟んだ両側にＰ型不純物層１０６゜１０８を形成す
る。この不純物層１０６，１０８はアナログ回路の一部
を構成している。また、ここでも、深いＰ型不純物層１
２０とアナログ回路を構成するＰ型不純物層１０８は接
触しておらず、両不純物層間にエピタキシャル層１０２
が挟まった形に形成されている。しかし、両不純物層１
０２と１０８は接していてもよい。すなわち、両方のＰ
型不純物層１２０と１０８が接触するとＰ型不純物層１
０８はＰ型不純物層１２０及びＰ型シリコン基板１０１
と同電位になる。このためＰ型不純物層１０８に形成さ
れたアナログ回路は、シリコン基板１０１内にあるＰ型
不純物層領域の電位が全て接地されているため独立に電
圧を変化できなく正常な回路動作をしなくなる。
７を挟んだ両側にＰ型不純物層１０６゜１０８を形成す
る。この不純物層１０６，１０８はアナログ回路の一部
を構成している。また、ここでも、深いＰ型不純物層１
２０とアナログ回路を構成するＰ型不純物層１０８は接
触しておらず、両不純物層間にエピタキシャル層１０２
が挟まった形に形成されている。しかし、両不純物層１
０２と１０８は接していてもよい。すなわち、両方のＰ
型不純物層１２０と１０８が接触するとＰ型不純物層１
０８はＰ型不純物層１２０及びＰ型シリコン基板１０１
と同電位になる。このためＰ型不純物層１０８に形成さ
れたアナログ回路は、シリコン基板１０１内にあるＰ型
不純物層領域の電位が全て接地されているため独立に電
圧を変化できなく正常な回路動作をしなくなる。
第３図は、第２図ｔａｌに示された素子である深いＰ型
不純物層１０３，１０４，１０５に囲まれたＮを不純物
層１１０，１１１の耐圧特性を示す。
不純物層１０３，１０４，１０５に囲まれたＮを不純物
層１１０，１１１の耐圧特性を示す。
縦軸に耐圧の絶対値を、横軸にＮ型不純物層の幅（Ｘ）
を示す。
を示す。
これよりＮ型不純物層の幅が約３μｍ以下になると、約
０４１μＡのリーク電流が発生する耐圧が１０Ｖ以下に
なる。しかし、約４μｍ以上のＮ型不純物層の幅がある
と、２つの電源電圧を使用するのに十分な耐圧をもって
おり、ＥＰＲＯＭが駆動電圧５■が印加されるＮ型不純
物層と、１２．５Ｖが印加されるＮ型不純物層の間では
、素子間の耐圧が影響を受ける事なく動作させることが
できる。
０４１μＡのリーク電流が発生する耐圧が１０Ｖ以下に
なる。しかし、約４μｍ以上のＮ型不純物層の幅がある
と、２つの電源電圧を使用するのに十分な耐圧をもって
おり、ＥＰＲＯＭが駆動電圧５■が印加されるＮ型不純
物層と、１２．５Ｖが印加されるＮ型不純物層の間では
、素子間の耐圧が影響を受ける事なく動作させることが
できる。
第４図に、第２図ｔａ＋に示したＥＰＲＯＭ素子の書き
込み特性を示す。縦軸に書き込みするための素子のしき
い値電圧（ＶＴＭ）の変化量、横軸に書き込みパルス時
間を示す。
込み特性を示す。縦軸に書き込みするための素子のしき
い値電圧（ＶＴＭ）の変化量、横軸に書き込みパルス時
間を示す。
なお、参考として従来技術で作られたＰ型シリコン基板
上のＥＰＲＯＭの特性を並記した。
上のＥＰＲＯＭの特性を並記した。
書き込み特性の評価は、ＥＰＲＯＭのしきい値電圧（Ｖ
ＴＭ）が６Ｖに達する時のパルス時間によって判断され
る。すなわち、ＥＰＲＯＭのしきい値電圧（ＶＴＩ、ｌ
）が６ｖであると、ＥＰＲＯＭ＋：電源電圧５Ｖが印加
５ＡＲＥＴＥ Ｉ ＴＥＭＯ。
ＴＭ）が６Ｖに達する時のパルス時間によって判断され
る。すなわち、ＥＰＲＯＭのしきい値電圧（ＶＴＩ、ｌ
）が６ｖであると、ＥＰＲＯＭ＋：電源電圧５Ｖが印加
５ＡＲＥＴＥ Ｉ ＴＥＭＯ。
ＥＰＲＯＭは非導通状態である。このように、ＥＰＲＯ
Ｍに情報を書き込む時に、ＥＦＲＯＭに電源電圧が印加
されて、通常のＮチャネルトランジスタとして動作しな
いようにしておく。
Ｍに情報を書き込む時に、ＥＦＲＯＭに電源電圧が印加
されて、通常のＮチャネルトランジスタとして動作しな
いようにしておく。
第４図より分かるようにＰ型シリコン基板に形成された
ＥＰＲＯＭと、本発明のようにＰ型エピタキシャル層に
形成されたＥＰＲＯＭは、書き込み時間が約７０μｓｅ
ｃ程度でほぼ遜色のない特性が得られる。
ＥＰＲＯＭと、本発明のようにＰ型エピタキシャル層に
形成されたＥＰＲＯＭは、書き込み時間が約７０μｓｅ
ｃ程度でほぼ遜色のない特性が得られる。
第５図に、アナログ回路を構成するＮチャネルトランジ
スタのゲート寸法に対するしきい値電圧（ＶＴＮ）の関
係とゲート寸法に対する相互コンダクタンスβＮ／２の
関係を示す。
スタのゲート寸法に対するしきい値電圧（ＶＴＮ）の関
係とゲート寸法に対する相互コンダクタンスβＮ／２の
関係を示す。
ゲート寸法に対するしきい値電圧（ＶＴＮ）と相互コン
ダクタンスの関係から、ｎチャネルトランジスタのショ
ートチャネル効果の大きさを知ることができる。
ダクタンスの関係から、ｎチャネルトランジスタのショ
ートチャネル効果の大きさを知ることができる。
しきい値電圧（ＶＴＮ）はゲート寸法が１．５μｍ以下
で急激に低くなり、ショートチャネル効果を生じている
。同様に相互コンダクタンスもまたゲート寸法が１．５
μｍ以下で急激に増加している。このことから、Ｎチャ
ネルトランジスタのゲート寸法が１，６μｍ以上の領域
で有れば、安定した動作をすることが分かる。これは、
通常のＮチャネルトランジスタの例と比較した場合でも
、全く遜色のない特性が得られている。
で急激に低くなり、ショートチャネル効果を生じている
。同様に相互コンダクタンスもまたゲート寸法が１．５
μｍ以下で急激に増加している。このことから、Ｎチャ
ネルトランジスタのゲート寸法が１，６μｍ以上の領域
で有れば、安定した動作をすることが分かる。これは、
通常のＮチャネルトランジスタの例と比較した場合でも
、全く遜色のない特性が得られている。
以上の事から、シリコン基板に達する深い不純物層をエ
ピタキシャル層に形成された回路は深い不純物層を通し
てシリコン基板と電気的に結ばれているため実質的にエ
ピタキシャル層を持たないＰ型シリコン基板上に形成さ
れた場合と等価であり、シリコン基板に達しない不純物
層及びエピタキシャル層上に形成された回路はシリコン
基板と電気的に独立することとなり、実質的にエピタキ
シャル層を基板として形成された場合と等価なものにな
っていることが分かる。さらに、このような構成の素子
を形成することで設計上の自由度が高くなる。
ピタキシャル層に形成された回路は深い不純物層を通し
てシリコン基板と電気的に結ばれているため実質的にエ
ピタキシャル層を持たないＰ型シリコン基板上に形成さ
れた場合と等価であり、シリコン基板に達しない不純物
層及びエピタキシャル層上に形成された回路はシリコン
基板と電気的に独立することとなり、実質的にエピタキ
シャル層を基板として形成された場合と等価なものにな
っていることが分かる。さらに、このような構成の素子
を形成することで設計上の自由度が高くなる。
第６図に、ＥＰＲＯＭの代わりにＰ型シリコン基板を使
用したＥＥＰＲＯＭ（電気的消去、電気的書き込み可能
な不揮発性ＲＯＭ）及びスタティックＲＡＭ、 ダイ
ナミックＲＡＭを用いて、アナログ回路と同一チップ上
に形成した素子の断面図を示す。
用したＥＥＰＲＯＭ（電気的消去、電気的書き込み可能
な不揮発性ＲＯＭ）及びスタティックＲＡＭ、 ダイ
ナミックＲＡＭを用いて、アナログ回路と同一チップ上
に形成した素子の断面図を示す。
Ｐ型シリコン基板１０１、Ｎ型エピタキシャル層１０２
、深いＰ型不純物層１０３，１０４，１０５、Ｎ型不純
物層１０６，１０８，１１０，１１１、Ｐ型不純物層１
０７の構成は第１の実施例を示した第１図のものと同じ
である。
、深いＰ型不純物層１０３，１０４，１０５、Ｎ型不純
物層１０６，１０８，１１０，１１１、Ｐ型不純物層１
０７の構成は第１の実施例を示した第１図のものと同じ
である。
第１図の構成と異なるのは、第１の実施例で深いＰ型不
純物層１０３に形成されたＥＰＲＯＭが、ＥＥＰＲＯＭ
２７、スタティックＲ，Ａ Ｍ ２８、ダイナミックＲ
ＡＭ２９になっている点である。
純物層１０３に形成されたＥＰＲＯＭが、ＥＥＰＲＯＭ
２７、スタティックＲ，Ａ Ｍ ２８、ダイナミックＲ
ＡＭ２９になっている点である。
第６図ｆａ）は、第１の実施例のＥＰＲＯＭにＥＥＰＲ
ＯＭを登載した。
ＯＭを登載した。
第６図（ｂｌは、ＥＦＲＯＭにスタティックＲＡＭを登
載した。
載した。
第６図（Ｃ）は、Ｅ ＰＲＯＭにダイナミックＲＡＭを
登載した。
登載した。
ＥＥＰＲＯＭはＥＰＲＯＭと同様に、ＥＥＰＲＯＭを駆
動するトランジスタの電位を独立して制御できることが
必要である。このため本実施例の構成にすることは有効
である。
動するトランジスタの電位を独立して制御できることが
必要である。このため本実施例の構成にすることは有効
である。
スタティックＲＡＭやダイナミックＲＡＭでは、素子の
高密度化によって、駆動電圧を低く（例えば２．５■程
度）で用いることが提案されている。この低電圧は、素
子に電源電圧５■を供給し、素子内部で降圧して供給さ
れる。このため、１チツプ上で別々の電圧を用いること
ができなければならない。第６図（ｂｌ 、 （Ｃ）の
構成は、１チツプ上に降圧回路を用いて電圧を低くする
ような構成のものについて有効である。
高密度化によって、駆動電圧を低く（例えば２．５■程
度）で用いることが提案されている。この低電圧は、素
子に電源電圧５■を供給し、素子内部で降圧して供給さ
れる。このため、１チツプ上で別々の電圧を用いること
ができなければならない。第６図（ｂｌ 、 （Ｃ）の
構成は、１チツプ上に降圧回路を用いて電圧を低くする
ような構成のものについて有効である。
第７図に第１の実施例の製造方法を説明するための工程
断面図を示す。
断面図を示す。
Ｐ型１０−１５Ω・ｃ＝ｍ（１００）シリコン基板１３
０上に、減圧ＣＶＤを用いて膜厚約１０μｍのＮ型（１
００）エピタキシャル層１３１を形成する。この後、エ
ピタキシャル層１３１上に、熱ＣＶＤを用いて膜厚０．
６μｍの酸化膜１３２を形成する（第７図（ａ））。
０上に、減圧ＣＶＤを用いて膜厚約１０μｍのＮ型（１
００）エピタキシャル層１３１を形成する。この後、エ
ピタキシャル層１３１上に、熱ＣＶＤを用いて膜厚０．
６μｍの酸化膜１３２を形成する（第７図（ａ））。
この時のエピタキシャル層１３１の成長条件は、ガス種
にアルシン（ＡｓＨ３）とジクロロソラン（Ｓ ｉ Ｈ
２Ｃ１２）と水素（Ｈ２）、ガス圧力約８０Ｔｏｒｒ、
成長温度約１０８０℃、成長時間約２０分である。
にアルシン（ＡｓＨ３）とジクロロソラン（Ｓ ｉ Ｈ
２Ｃ１２）と水素（Ｈ２）、ガス圧力約８０Ｔｏｒｒ、
成長温度約１０８０℃、成長時間約２０分である。
また、熱酸化膜１３２の成長条件は、ガス種に水素（Ｈ
２）と酸素（０２）の混合ガス、ガス流量は混合ガスを
１２１／ｍｉｎ、成長温度約１０００℃、成長時間２時
間である。
２）と酸素（０２）の混合ガス、ガス流量は混合ガスを
１２１／ｍｉｎ、成長温度約１０００℃、成長時間２時
間である。
エピタキシャル層１３１の膜厚は、以下の工程で形成さ
れる素子の特性を左右する。さらに、後の工程で深いＰ
型不純物層をシリコン基板１３０まで拡散するのに要す
る拡散時間でエピタキシャル層１３１の膜厚は決まる。
れる素子の特性を左右する。さらに、後の工程で深いＰ
型不純物層をシリコン基板１３０まで拡散するのに要す
る拡散時間でエピタキシャル層１３１の膜厚は決まる。
次に、レジストを塗布・ベークして、シリコン基板１３
０に達する深いＰ型不純物層を形成する領域のレジスト
を、露光・現像してレジストパターンを形成する（図示
せず）。この後、レジストをマスクにフソ酸とフッ化ア
ンモンを含む混合溶液を用いて、レジスト開口部の酸化
膜１３２をウェットエツチングする。この時、酸化膜１
３２の残膜が０．１μｍ程度になるようにエツチングす
るか、または酸化膜１３２を完全に除去後、レジストを
除去しシリコン基板１全面に約０．１μｍの酸化膜１３
３を形成する。ここでは後者の方法を用いた。
０に達する深いＰ型不純物層を形成する領域のレジスト
を、露光・現像してレジストパターンを形成する（図示
せず）。この後、レジストをマスクにフソ酸とフッ化ア
ンモンを含む混合溶液を用いて、レジスト開口部の酸化
膜１３２をウェットエツチングする。この時、酸化膜１
３２の残膜が０．１μｍ程度になるようにエツチングす
るか、または酸化膜１３２を完全に除去後、レジストを
除去しシリコン基板１全面に約０．１μｍの酸化膜１３
３を形成する。ここでは後者の方法を用いた。
次に、シリコン基板１３０中にボロンをイオン注入する
。この後、アニールによって深いＰ型不純物層１３４，
１３５，１３６を形成する。さらに残膜したレジストパ
ターンをエツチングによって除去する（第７図（ｂ））
。
。この後、アニールによって深いＰ型不純物層１３４，
１３５，１３６を形成する。さらに残膜したレジストパ
ターンをエツチングによって除去する（第７図（ｂ））
。
ボロンのイオン注入は、加速電圧５０ＫｅＶ。
注入量２ Ｘ １０１２／ａｔ１で行なう。加速電圧が
５０ＫｅＶ程度であれば酸化膜１３２，１３３の内、酸
化膜厚が０，１μｍの領域ではイオンは貫通して、シリ
コン基板１３０内に入る。しかし、酸化膜の膜厚が厚い
部分では、酸化膜１３２内にイオン注入されたボロンは
止まりシリコン基板１３０中には入らない。
５０ＫｅＶ程度であれば酸化膜１３２，１３３の内、酸
化膜厚が０，１μｍの領域ではイオンは貫通して、シリ
コン基板１３０内に入る。しかし、酸化膜の膜厚が厚い
部分では、酸化膜１３２内にイオン注入されたボロンは
止まりシリコン基板１３０中には入らない。
アニールはイオン注入したボロンを活性化させるために
行なう。この時、ボロンの活性化によって深いＰ型不純
物層１３４，１３５，１３６が形成される。深いＰ型不
純物層１３４，１３５，１３６が、アニールによってシ
リコン基板１３０に到達させるためには、アニール温度
約１２００℃、アニール時間約２５時間でアニールを行
なう。
行なう。この時、ボロンの活性化によって深いＰ型不純
物層１３４，１３５，１３６が形成される。深いＰ型不
純物層１３４，１３５，１３６が、アニールによってシ
リコン基板１３０に到達させるためには、アニール温度
約１２００℃、アニール時間約２５時間でアニールを行
なう。
ここでボロンのイオン注入の条件やアニール条件は、後
の工程で形成される素子が所定の特性を得るように設定
する必要がある。特にアニール条件では不純物の拡散深
さ、不純物の分布や素子製造のスルーブツトを決める重
要なファクターであるため適切な値を用いることが必要
である。
の工程で形成される素子が所定の特性を得るように設定
する必要がある。特にアニール条件では不純物の拡散深
さ、不純物の分布や素子製造のスルーブツトを決める重
要なファクターであるため適切な値を用いることが必要
である。
すなわち、イオン注入の加速電圧を、低加速で行なうと
イオン注入されたイオンはエピタキシャル層１３１表面
に分布する。このため、アニール条件が制約を受ける。
イオン注入されたイオンはエピタキシャル層１３１表面
に分布する。このため、アニール条件が制約を受ける。
また、エピタキシャル層１３１の水平方向への不純物の
拡散が大きくなる。逆に、高加速のイオン注入では、エ
ピタキシャル層１３１表面から深い位置に不純物が局在
して分布する。このため、アニール後、エピタキシャル
層１３１表面からの不純物分布が一様でなく最後に形成
される素子の特性を劣化させる。この両者の関係から最
適値として加速電圧５０ＫｅＶを用いた。
拡散が大きくなる。逆に、高加速のイオン注入では、エ
ピタキシャル層１３１表面から深い位置に不純物が局在
して分布する。このため、アニール後、エピタキシャル
層１３１表面からの不純物分布が一様でなく最後に形成
される素子の特性を劣化させる。この両者の関係から最
適値として加速電圧５０ＫｅＶを用いた。
イオン注入のボロンの注入量は、深い不純物層１３４．
１３５，１．３６がシリコン基板１３０と電気的に導通
した状態にするためにシリコン基板１３０とＰ型不純物
＠１３４，１３５．１３６の界面での不純物濃度を約Ｉ
Ｘ １０１５／Ｃｉ以上にする必要がある。なぜなら
、シリコン基板１３０とＮ型エピタキシャル層１３１の
不純物濃度の境界が、熱処理による不純物の拡散によっ
て移動することがないようにするためである。
１３５，１．３６がシリコン基板１３０と電気的に導通
した状態にするためにシリコン基板１３０とＰ型不純物
＠１３４，１３５．１３６の界面での不純物濃度を約Ｉ
Ｘ １０１５／Ｃｉ以上にする必要がある。なぜなら
、シリコン基板１３０とＮ型エピタキシャル層１３１の
不純物濃度の境界が、熱処理による不純物の拡散によっ
て移動することがないようにするためである。
イオン注入、アニールによって不純物濃度の分布は下記
に示された式でもとまる、 Ｑ（ｘ、ｔ）− ［ＱＯ／（ｒＤ ｔ）”２］ ｅ ｘ ｐ（−ｘ２／
４Ｄ ｔ）Ｄ＝ＤＯｅ ｘ ｐ （−Ｗ／ｋＴ）ここ
で、不純物の全量ＱＯ，拡散時間ｔ、不純物の拡散した
距離Ｘ、拡散係数り、アニール温度Ｔ、活性化エネルギ
ーＷである。
に示された式でもとまる、 Ｑ（ｘ、ｔ）− ［ＱＯ／（ｒＤ ｔ）”２］ ｅ ｘ ｐ（−ｘ２／
４Ｄ ｔ）Ｄ＝ＤＯｅ ｘ ｐ （−Ｗ／ｋＴ）ここ
で、不純物の全量ＱＯ，拡散時間ｔ、不純物の拡散した
距離Ｘ、拡散係数り、アニール温度Ｔ、活性化エネルギ
ーＷである。
この式から分かるようにシリコン基板１３０界面での不
純物濃度を一定値以上に設定する場合、アニール時間や
アニール温度を調整して不純物濃度を所定の値にまで上
げることができる。しかし、アニール時間やアニール温
度は不純物濃度に対して逆指数関数的に増加する。この
ため、アニール条件を変えて不純物濃度を所望の値にす
ることは実用的な方法ではない。そこで、ボロンのイオ
ン注入時の注入量を増やして、シリコン基板１３０界面
での不純物濃度を所定の値以上にするのがよい。しかし
、この方法でもあまり注入量が大きくなりすぎるとアニ
ールを行なっても、Ｐ型不純物層１３４，１３５，１３
６内の深さ方向への不純物濃度の変化量が大きくなる。
純物濃度を一定値以上に設定する場合、アニール時間や
アニール温度を調整して不純物濃度を所定の値にまで上
げることができる。しかし、アニール時間やアニール温
度は不純物濃度に対して逆指数関数的に増加する。この
ため、アニール条件を変えて不純物濃度を所望の値にす
ることは実用的な方法ではない。そこで、ボロンのイオ
ン注入時の注入量を増やして、シリコン基板１３０界面
での不純物濃度を所定の値以上にするのがよい。しかし
、この方法でもあまり注入量が大きくなりすぎるとアニ
ールを行なっても、Ｐ型不純物層１３４，１３５，１３
６内の深さ方向への不純物濃度の変化量が大きくなる。
このため、後の工程で形成される素子の特性を劣化させ
る誘閃となる。このようなこεを考慮して求めたイオン
注入条件は加速電圧５０ＫｅＶ、注入量約２×１．０１
３／ｃｒ１以上であればよい。
る誘閃となる。このようなこεを考慮して求めたイオン
注入条件は加速電圧５０ＫｅＶ、注入量約２×１．０１
３／ｃｒ１以上であればよい。
次にアニール条件は、イオンを活性化し、エピタキシャ
ル層１３１の膜厚を十分拡散する温度と時間の設定が必
要である。またシリコン基板１３０界面での不純物濃度
が約ｌＸ１０１５／−以上にする条件として、アニール
温度１２００℃で、２５時間以上アニールすると十分な
拡散深さとシリコン基板１３０と導通するＰ型不純物層
１３４，１３５゜１３６が形成される。
ル層１３１の膜厚を十分拡散する温度と時間の設定が必
要である。またシリコン基板１３０界面での不純物濃度
が約ｌＸ１０１５／−以上にする条件として、アニール
温度１２００℃で、２５時間以上アニールすると十分な
拡散深さとシリコン基板１３０と導通するＰ型不純物層
１３４，１３５゜１３６が形成される。
また、このような条件でイオン注入とアニールを行なう
と、不純物は熱によってエピタキシャル層１３１の表面
に向かって拡散していく。さらに、エピタキシャル層１
３１表面に到達し、表面より不純物が抜けでる。このた
め、エピタキシャル層１３１表面での不純物濃度が下が
る（外向拡散）。
と、不純物は熱によってエピタキシャル層１３１の表面
に向かって拡散していく。さらに、エピタキシャル層１
３１表面に到達し、表面より不純物が抜けでる。このた
め、エピタキシャル層１３１表面での不純物濃度が下が
る（外向拡散）。
しかし、ここではエピタキシャル層１３１表面に膜厚約
０．１μｍの酸化膜１３３が形成されているためシリコ
ン基板１３０表面の不純物濃度は下がることはない。
０．１μｍの酸化膜１３３が形成されているためシリコ
ン基板１３０表面の不純物濃度は下がることはない。
また、シリコン基板１３０に到達するＰ型不純物層１３
４，１３５，１３６を形成するための；／シストパター
ンの幅は、ボロンがエビタキシャ′し層１３１の深さ方
向に約１０μｍ拡散すると、同時に、横方向に深さ方向
の約８０％程度、す２コ、４つち約８μｍ拡散する。こ
のため、不純物の横方向の拡散距離を考慮してレジスト
パターンの幅を設定する必要がある。
４，１３５，１３６を形成するための；／シストパター
ンの幅は、ボロンがエビタキシャ′し層１３１の深さ方
向に約１０μｍ拡散すると、同時に、横方向に深さ方向
の約８０％程度、す２コ、４つち約８μｍ拡散する。こ
のため、不純物の横方向の拡散距離を考慮してレジスト
パターンの幅を設定する必要がある。
この後、エピタキシャル層１３１上の酸化膜１３２゜１
３３を全面除去する。この後、熱ＣＶＤを用いて膜厚約
０．０５μｍの保護酸化膜１３７を形成する。次に、酸
化膜１３７上に減圧ＣＶＤを用いて膜厚約０．１２μｍ
の窒化膜１３８を形成する。
３３を全面除去する。この後、熱ＣＶＤを用いて膜厚約
０．０５μｍの保護酸化膜１３７を形成する。次に、酸
化膜１３７上に減圧ＣＶＤを用いて膜厚約０．１２μｍ
の窒化膜１３８を形成する。
この後、窒化膜１３８上にレジストを塗布・ベータして
、深いＰ型不純物層１３４，１３５．１．３６で囲まれ
た領域内と、エピタキシャル層１３１上でＰチャネルト
ランジスタを形成するＮ型不純物層領域を露光・現像し
てレジストパターンを形成する。このレジストパターン
をマスクにして窒化膜〕３８をフッ素系ガスを用いてド
ライエツチングし、エピタキシャル層１３１表面を露出
させる。この後、リンのイオン注入を行なう。
、深いＰ型不純物層１３４，１３５．１．３６で囲まれ
た領域内と、エピタキシャル層１３１上でＰチャネルト
ランジスタを形成するＮ型不純物層領域を露光・現像し
てレジストパターンを形成する。このレジストパターン
をマスクにして窒化膜〕３８をフッ素系ガスを用いてド
ライエツチングし、エピタキシャル層１３１表面を露出
させる。この後、リンのイオン注入を行なう。
次に、レジストパターンを除去する。この後、ＣＶＤを
用いて膜厚約０．６μｍの酸化膜１３９を形成する。次
にボロンのイオン注入を行なう（第７図（Ｃ））。
用いて膜厚約０．６μｍの酸化膜１３９を形成する。次
にボロンのイオン注入を行なう（第７図（Ｃ））。
この後、リンイオンとボロンイオンを活性化する目的で
アニール温度１２００℃、５時間の熱処理を行なう（第
７図（ｄ））。
アニール温度１２００℃、５時間の熱処理を行なう（第
７図（ｄ））。
ここで、リンのイオン注入は、加速電圧１００ＫｅＶ、
注入量約８ Ｘ １０１２／ａ！で行なう。
注入量約８ Ｘ １０１２／ａ！で行なう。
このように加速電圧１００ＫｅＶと高加速にすると、エ
ピタキシャル層１３１中に注入されたリンイオンは、エ
ピタキシャル層１３１の内部の深い位置に不純物濃度が
最大となる分布を持つ。
ピタキシャル層１３１中に注入されたリンイオンは、エ
ピタキシャル層１３１の内部の深い位置に不純物濃度が
最大となる分布を持つ。
このリンのイオン注入によってＰチャネルトランジスタ
が形成されるＮ型不純物層１４０．１４１１４２を作る
。リンをイオン注入後、膜厚約０．６μｍの酸化膜１３
９を形成してＮ型不純物層１４０゜１４１．１４２上を
覆う。その後、所定のＮ型不純物層１４０，１４１，１
４２と隣合わせにＮチャネルトランジスタを形成するＰ
型不純物層１４３１４４を酸化膜をマスクにしてボロン
のイオン注入を行なうことで形成する。
が形成されるＮ型不純物層１４０．１４１１４２を作る
。リンをイオン注入後、膜厚約０．６μｍの酸化膜１３
９を形成してＮ型不純物層１４０゜１４１．１４２上を
覆う。その後、所定のＮ型不純物層１４０，１４１，１
４２と隣合わせにＮチャネルトランジスタを形成するＰ
型不純物層１４３１４４を酸化膜をマスクにしてボロン
のイオン注入を行なうことで形成する。
通常このような工程では加速電圧３Ｏ−５０ＫｅＶ程度
でリンのイオン注入を施した後、再度レジストを塗布し
てＰ型不純物層１４３，１４４を作る領域にレジストパ
ターンを形成するが、このような方法ではレジストパタ
ーン形成時の露光の重ね合わせの精度によってＰ型不純
物層１４３．１４４の形成位置が決まってしまうため、
正確にＮ型不純物層１４０に隣接（て容易にＰ型不純物
層１４３゜１４４を形成することが困難である。
でリンのイオン注入を施した後、再度レジストを塗布し
てＰ型不純物層１４３，１４４を作る領域にレジストパ
ターンを形成するが、このような方法ではレジストパタ
ーン形成時の露光の重ね合わせの精度によってＰ型不純
物層１４３．１４４の形成位置が決まってしまうため、
正確にＮ型不純物層１４０に隣接（て容易にＰ型不純物
層１４３゜１４４を形成することが困難である。
リンをイオン注入後、膜厚約０．６μｍの酸化膜１３９
を形成する。酸化膜１３９は、次の成長条件で形成され
る。ガス種に水素（Ｈ２）とＭ！ （０，、）の混合ガ
ス、ガス流量は混合ガスを１２１／ｍｉｎ。
を形成する。酸化膜１３９は、次の成長条件で形成され
る。ガス種に水素（Ｈ２）とＭ！ （０，、）の混合ガ
ス、ガス流量は混合ガスを１２１／ｍｉｎ。
成長温度約１０００℃、成長時間２時間である。
酸化膜１３９はこのような高温下で成長するためエピタ
キシャル層１３１中に存在する不純物は拡散する。また
、形成される酸化膜１３９はシリコンに酸素が添加され
て形成されている。このため、エピタキシャル層１３１
表面から約０．２μｍ程度まで酸化膜１３９が埋め込ま
れて形成される。この時、酸化部分にある不純物は酸化
膜１３９中に取り込まれることになる。
キシャル層１３１中に存在する不純物は拡散する。また
、形成される酸化膜１３９はシリコンに酸素が添加され
て形成されている。このため、エピタキシャル層１３１
表面から約０．２μｍ程度まで酸化膜１３９が埋め込ま
れて形成される。この時、酸化部分にある不純物は酸化
膜１３９中に取り込まれることになる。
このように、酸化膜１３９中にエピタキシャル層１３１
の不純物が取り込まれるため、不純物がエピタキシャル
層１３１表面に存在していると、Ｎ型不純物層１４０，
１４１，１４２内の不純物分布が所定の値にならない。
の不純物が取り込まれるため、不純物がエピタキシャル
層１３１表面に存在していると、Ｎ型不純物層１４０，
１４１，１４２内の不純物分布が所定の値にならない。
このため、リンのイオン注入を加速電圧１００ＫｅＶで
行なうことで、酸化膜１３９を形成すると、酸化膜１３
９中に取り込まれてしまう不純物の量を少なくできる。
行なうことで、酸化膜１３９を形成すると、酸化膜１３
９中に取り込まれてしまう不純物の量を少なくできる。
このため、所定の不純物濃度を持つＮ型不純物層１４０
，１４１，１４２が形成できる。
，１４１，１４２が形成できる。
また、リンのイオン注入は高加速であるため不純物を注
入しない領域に形成したレジストパターンの膜厚は１．
０μｍ以上必要である。
入しない領域に形成したレジストパターンの膜厚は１．
０μｍ以上必要である。
さらに、ここで酸化膜１３９を形成する工程とアニール
によって、高加速で注入されたリンイオンは活性化し、
拡散してＮ型不純物層１４０，１４１゜１４２を形成す
る。この時、Ｎ型不純物層１４０１４１．１４２表面か
らエピタキシャル層１３１内部のＮ型不純物層１４０，
１４１，１４２の底部迄の深さは約５μｍである。
によって、高加速で注入されたリンイオンは活性化し、
拡散してＮ型不純物層１４０，１４１゜１４２を形成す
る。この時、Ｎ型不純物層１４０１４１．１４２表面か
らエピタキシャル層１３１内部のＮ型不純物層１４０，
１４１，１４２の底部迄の深さは約５μｍである。
ここで、酸化膜１３７の成長条件は、ガス種に水素（Ｎ
２）と酸素（０２）の混合ガス、ガス流量は混合ガスを
１２１／ｍｉｎ、成長温度約１０００℃、成長時間２時
間である。
２）と酸素（０２）の混合ガス、ガス流量は混合ガスを
１２１／ｍｉｎ、成長温度約１０００℃、成長時間２時
間である。
また、窒化膜１３８の成長条件は、ガスにシラン（Ｓｉ
Ｈ４）とアンモニア（ＮＨ３）と窒素（Ｎ２）の混合ガ
ス、成長温度約６００℃、成長時間４０分である。
Ｈ４）とアンモニア（ＮＨ３）と窒素（Ｎ２）の混合ガ
ス、成長温度約６００℃、成長時間４０分である。
さらに、窒化膜１３８のドライエツチングは、フレオン
（ＣＦ４）と酸素（０２）の混合ガスのプラズマによっ
て行なった。
（ＣＦ４）と酸素（０２）の混合ガスのプラズマによっ
て行なった。
ここで用いた酸化膜１３７はイオン注入時のエピタキシ
ャル層１３１表面を保護する役割があり、膜厚０．０２
μｍ−０，０５，ｃｚｍ程度あればよい。
ャル層１３１表面を保護する役割があり、膜厚０．０２
μｍ−０，０５，ｃｚｍ程度あればよい。
ボロンのイオン注入を行なう前に、窒化膜１３８を除去
する。次に、エピタキシャル層１３１全表面に保護酸化
膜１４５を膜厚約０．０５μｍで成長さる。この後、所
定のＮ型不純物層１４０と隣合わせにＮチャネルトラン
ジスタを形成するＰ型不純物１１４３．１４４を、セル
フアライメントで形成する。このようにＰ型不純物層１
４３，１４４は酸化膜１３９をマスクにボロンのイオン
注入によって形成する。
する。次に、エピタキシャル層１３１全表面に保護酸化
膜１４５を膜厚約０．０５μｍで成長さる。この後、所
定のＮ型不純物層１４０と隣合わせにＮチャネルトラン
ジスタを形成するＰ型不純物１１４３．１４４を、セル
フアライメントで形成する。このようにＰ型不純物層１
４３，１４４は酸化膜１３９をマスクにボロンのイオン
注入によって形成する。
Ｐ型不純物層１４３，１４．４はボロンを加速電圧５０
ＫｅＶ、注入量８−１０ＸＩＯ”／ｃｎＮ？イオン注入
して形成する。ボロンのイオン注入条件をこのように設
定した理由として、Ｎ型不純物層１４０のマスクとなる
酸化膜１３９をイオンが突き抜けることがないようにす
るためと、ボロンのイオン注入とアニールによってエピ
タキシャル層１３１表面から、できるだけ深さ方向に均
一な不純物濃度分布を持つＰ型不純物層１４３，１４．
４を形成するためである。すなわち高加速にすると上述
したようにエピタキシャル層１３１内部の深い位置に不
純物濃度は分布する。アニール後も、Ｐ型不純物層１４
３．１４４のエピタキシャル層１３１表面と、エピタキ
シャル層１３１内部に形成されたＰ型不純物層１４３，
１４４の底部の不純物濃度が低くなる。このため、後の
工程でＰ型不純物層１．４３，１４４に形成される素子
の特性劣化を引き起こす誘因となる。
ＫｅＶ、注入量８−１０ＸＩＯ”／ｃｎＮ？イオン注入
して形成する。ボロンのイオン注入条件をこのように設
定した理由として、Ｎ型不純物層１４０のマスクとなる
酸化膜１３９をイオンが突き抜けることがないようにす
るためと、ボロンのイオン注入とアニールによってエピ
タキシャル層１３１表面から、できるだけ深さ方向に均
一な不純物濃度分布を持つＰ型不純物層１４３，１４．
４を形成するためである。すなわち高加速にすると上述
したようにエピタキシャル層１３１内部の深い位置に不
純物濃度は分布する。アニール後も、Ｐ型不純物層１４
３．１４４のエピタキシャル層１３１表面と、エピタキ
シャル層１３１内部に形成されたＰ型不純物層１４３，
１４４の底部の不純物濃度が低くなる。このため、後の
工程でＰ型不純物層１．４３，１４４に形成される素子
の特性劣化を引き起こす誘因となる。
以上のようにイオン注入後、アニールする事によってＰ
型不純物層１４３．１４４はエピタキシャル層１３１表
面から約５μｍの深さにまで形成される。
型不純物層１４３．１４４はエピタキシャル層１３１表
面から約５μｍの深さにまで形成される。
このようにして形成されたＮ型エビタキンヤル層１３１
内のＰ型不純物層１４３，１４４はＰ型シリコン基板１
３０と電気的に分離されている。
内のＰ型不純物層１４３，１４４はＰ型シリコン基板１
３０と電気的に分離されている。
また、Ｐ型不純物層１４３，１４４をＮ型不純物層１４
０とセルフアラインメントで形成することで、精度よく
Ｐ型不純物層１４３，１４４を形成できる。さらに、工
程が複雑になることを避けることができる。
０とセルフアラインメントで形成することで、精度よく
Ｐ型不純物層１４３，１４４を形成できる。さらに、工
程が複雑になることを避けることができる。
ただし、ここではＮ型エピタキシャル層１３１に形成さ
れたＮ型不純物層１４０とＰ型不純物層１４３．１４４
とは必ずしも隣接して形成する必要はない。すなわち、
Ｎ型不純物層１４０とＰ型イ（純物層１４３，１４４ま
たはＰ型不純物層１４３と１４４の間に、Ｎ型エピタキ
シャル層１３１の鎮域が形成されていても、最終的に形
成される素ｒの特性を劣化させることはない。
れたＮ型不純物層１４０とＰ型不純物層１４３．１４４
とは必ずしも隣接して形成する必要はない。すなわち、
Ｎ型不純物層１４０とＰ型イ（純物層１４３，１４４ま
たはＰ型不純物層１４３と１４４の間に、Ｎ型エピタキ
シャル層１３１の鎮域が形成されていても、最終的に形
成される素ｒの特性を劣化させることはない。
次に、酸化膜１３９および酸化膜１４５をつｘ ソトエ
ッチングによって完全に除去する。この後保護酸化膜１
４６をＣＶ Ｄで膜厚約０．０５μｍで成長させる。次
に、保護酸化膜１４６上に、減圧ＣＶ Ｄで膜厚約０１
１２μｍの窒化膜１４７を成長させる。この後、通常の
ホトリソグラフィーとドライエツチングを用いて窒化膜
１４７の所定領域にレジストパターン（図示せず）の窓
を開ける。この後、ボロン１４８のイオン注入を行なう
。次に、レジストパターンを除去し、再度ホトリソグラ
フィーによってＰチャネルトランジスタを形成するＮ型
不純物層１４０，１４１，１４２領域にレジストパター
ン（図示せず）を形成する。このような状態で、再度リ
ン１４９のイオン注入を全表面に行なう。表面に形成し
たレジストパターンを、その後除去する（第７図（ｅ）
）。
ッチングによって完全に除去する。この後保護酸化膜１
４６をＣＶ Ｄで膜厚約０．０５μｍで成長させる。次
に、保護酸化膜１４６上に、減圧ＣＶ Ｄで膜厚約０１
１２μｍの窒化膜１４７を成長させる。この後、通常の
ホトリソグラフィーとドライエツチングを用いて窒化膜
１４７の所定領域にレジストパターン（図示せず）の窓
を開ける。この後、ボロン１４８のイオン注入を行なう
。次に、レジストパターンを除去し、再度ホトリソグラ
フィーによってＰチャネルトランジスタを形成するＮ型
不純物層１４０，１４１，１４２領域にレジストパター
ン（図示せず）を形成する。このような状態で、再度リ
ン１４９のイオン注入を全表面に行なう。表面に形成し
たレジストパターンを、その後除去する（第７図（ｅ）
）。
ここで、最初のボロン１３８のイオン注入は、後の工程
で形成されるＬＯＧＯ３酸化膜（分離用酸化膜）を形成
する領域下に形成されチャンネルストソバの役割を果た
す。すなわちＬＯＧＯ３酸化膜はＰ型不純物層１３４，
１３５，１３６，１４３゜１４４とＮ型不純物層１４０
１４１ １４２およびＰ型不純物層１３４，１３６，
１４３，１４４とエピタキシャル層１３１０間に形成さ
れ、それらの不純物層間で生じる電気的なリークを防ぐ
目的で作られる。
で形成されるＬＯＧＯ３酸化膜（分離用酸化膜）を形成
する領域下に形成されチャンネルストソバの役割を果た
す。すなわちＬＯＧＯ３酸化膜はＰ型不純物層１３４，
１３５，１３６，１４３゜１４４とＮ型不純物層１４０
１４１ １４２およびＰ型不純物層１３４，１３６，
１４３，１４４とエピタキシャル層１３１０間に形成さ
れ、それらの不純物層間で生じる電気的なリークを防ぐ
目的で作られる。
ボロンのイオン注入条件は、加速電圧５０ＫｅＶ、注入
量約２−３Ｘ１０１３／ａ／である。
量約２−３Ｘ１０１３／ａ／である。
この後、ＬＯＧＯ３酸化膜１５０を膜厚約０．７μｍで
形成する。次に、ＥＰＲＯＭが形成されるＰを不純物層
１３４にＥ Ｐ Ｒ，ＯＭの書き込み特性を得るために
ボロン１５１をイオン注入する。さらに、エピタキシャ
ル層１３１全表面にボロン１５２のイオン注入を行なう
。次に、膜厚０．０３μｍのゲート酸化膜１５３を、Ｅ
ＰＲＯＭが形成されるＰ型不純物層１３４表面に形成す
る。次に、ゲート酸化膜１５３上に膜厚約０．４ｔ１ｍ
のポリシリコンのゲート電極１５４を形成する。ゲート
酸化膜１５３とゲートａ極１５４は通常のＣＶ Ｄ法を
用いて形成し、その後ホトリソグラフィーとドライエツ
チングを用いてゲート酸化膜１５３及びゲート電極１５
４のパターン形成を行なう。
形成する。次に、ＥＰＲＯＭが形成されるＰを不純物層
１３４にＥ Ｐ Ｒ，ＯＭの書き込み特性を得るために
ボロン１５１をイオン注入する。さらに、エピタキシャ
ル層１３１全表面にボロン１５２のイオン注入を行なう
。次に、膜厚０．０３μｍのゲート酸化膜１５３を、Ｅ
ＰＲＯＭが形成されるＰ型不純物層１３４表面に形成す
る。次に、ゲート酸化膜１５３上に膜厚約０．４ｔ１ｍ
のポリシリコンのゲート電極１５４を形成する。ゲート
酸化膜１５３とゲートａ極１５４は通常のＣＶ Ｄ法を
用いて形成し、その後ホトリソグラフィーとドライエツ
チングを用いてゲート酸化膜１５３及びゲート電極１５
４のパターン形成を行なう。
ゲート電極１５４はリンドープを行いポリシリコンの抵
抗を減少させて用いている（第７図（ｆ））。
抗を減少させて用いている（第７図（ｆ））。
第↑のボロン１５１の注入はＥＰＲＯ〜１のチャネルを
形成するのに行なう。そのイオン注入条件は、加速電圧
１５０ＫｅＶ、注入ｆｆ１ｌＸ１．Ｏ１２／ａ１１であ
る。ＥＰＲＯＭのチャネル部を形成する場合、不純物濃
度が約６ Ｘ １０１６／ａｄになる。
形成するのに行なう。そのイオン注入条件は、加速電圧
１５０ＫｅＶ、注入ｆｆ１ｌＸ１．Ｏ１２／ａ１１であ
る。ＥＰＲＯＭのチャネル部を形成する場合、不純物濃
度が約６ Ｘ １０１６／ａｄになる。
ここでは、前の工程でＰ型不純物層↓３４を形成するボ
ロンの不純物濃度とここでイオン注入しタボロン１５１
の不純物濃度さらに第２のボロン１５２のイオン注入で
Ｎチャネルトランジスタのチャネルを形成する。このよ
うに３回のボロン不純物がＥＰＲＯＭの形成領域に注入
される。
ロンの不純物濃度とここでイオン注入しタボロン１５１
の不純物濃度さらに第２のボロン１５２のイオン注入で
Ｎチャネルトランジスタのチャネルを形成する。このよ
うに３回のボロン不純物がＥＰＲＯＭの形成領域に注入
される。
エピタキシャル層１３１全表面にイオン注入されたボロ
ン１５２はＮチャネルトランジスタのチャネル部を形成
しＮチャネルトランジスタのしきい値電圧を決定する。
ン１５２はＮチャネルトランジスタのチャネル部を形成
しＮチャネルトランジスタのしきい値電圧を決定する。
この時、ＥＰＲＯＭ回路部の深いＰ型不純物層１３５に
形成されるＮ型トランジスタのしきい値電圧と、アナロ
グ回路部のＰ型不純物層１４３．ｉ４４に形成されるＮ
型トランジスタのしきい値電圧さらにはＮ型不純物層１
３５．１４０に形成されるＰ型トランジスタのしきい値
電圧を、エピタキシャル層１３１の全表面にイオン注入
したボロン１５２が左右する。このため、エピタキシャ
ル層１３１全表面のイオン注入の注入量は一定量にして
おいて、このボロン１５２のイオン注入工程までに、各
トランジスタのしきい値に対応したチャネル部の不純物
濃度を正確に制御しておかなければならない。
形成されるＮ型トランジスタのしきい値電圧と、アナロ
グ回路部のＰ型不純物層１４３．ｉ４４に形成されるＮ
型トランジスタのしきい値電圧さらにはＮ型不純物層１
３５．１４０に形成されるＰ型トランジスタのしきい値
電圧を、エピタキシャル層１３１の全表面にイオン注入
したボロン１５２が左右する。このため、エピタキシャ
ル層１３１全表面のイオン注入の注入量は一定量にして
おいて、このボロン１５２のイオン注入工程までに、各
トランジスタのしきい値に対応したチャネル部の不純物
濃度を正確に制御しておかなければならない。
逆に、エピタキシャル層１３１全表面のイオン注入の注
入量を一定量にする事で、素子を安定的に形成すること
ができる。すなわち、もし各トランジスタのチャネル部
のイオン注入量をボロン１５２のイオン注入前に制御し
ていなければ、各トランジスタ毎にボロン１５２のイオ
ン注入で、最適な注入量を注入して不純物濃度を調整し
なければならない。この場合、形成されるトランジスタ
の種類数分だけのホトリソグラフィー工程とイオン注入
工程が必要となり工程が複雑になる。さらに、各トラン
ジスタを形成する上での信頼性が低くなる。
入量を一定量にする事で、素子を安定的に形成すること
ができる。すなわち、もし各トランジスタのチャネル部
のイオン注入量をボロン１５２のイオン注入前に制御し
ていなければ、各トランジスタ毎にボロン１５２のイオ
ン注入で、最適な注入量を注入して不純物濃度を調整し
なければならない。この場合、形成されるトランジスタ
の種類数分だけのホトリソグラフィー工程とイオン注入
工程が必要となり工程が複雑になる。さらに、各トラン
ジスタを形成する上での信頼性が低くなる。
例えば、エピタキシャル層１３１表面はＬＯＣＯ８酸化
膜１５０を形威しているため、凹凸ができている。この
ため、ホトリソグラフィーを行なうのに形成されたレジ
ストの厚さが場所によって異なり、安定したパターン形
成が困難になる。また、エピタキシャル層１３１表面の
形状が素子形成の信頼性に大きな影響を与える。
膜１５０を形威しているため、凹凸ができている。この
ため、ホトリソグラフィーを行なうのに形成されたレジ
ストの厚さが場所によって異なり、安定したパターン形
成が困難になる。また、エピタキシャル層１３１表面の
形状が素子形成の信頼性に大きな影響を与える。
以上のような理由から、ボロン１５２のイオン注入を一
定条件で行って、所望のしきい値をもつトランジスタが
得られるようにしている。
定条件で行って、所望のしきい値をもつトランジスタが
得られるようにしている。
すなわちトランジスタのしきい値が０．ＴＶに成るよう
に不純物濃度を設定し、エピタキシャル層１３１表面の
ボロン１５２のイオン注入を加速電圧５０ＫｅＶ、注入
量約２．２−２．５ｘｌＯ”／ｃ＋＋ｔで行なうように
している。
に不純物濃度を設定し、エピタキシャル層１３１表面の
ボロン１５２のイオン注入を加速電圧５０ＫｅＶ、注入
量約２．２−２．５ｘｌＯ”／ｃ＋＋ｔで行なうように
している。
上述の条件では、ＥＰＲＯＭ回路部の深いＰ型不純物層
１３６に形成されたＮチャネルトランジスタでは、しき
い値電圧を０．７ＶにするためにはＰ型不純物層１３６
を加速電圧５０ＫｅＶ、注入量約２−３ Ｘ １０１”
／ｃｉでイオン注入を行なうことが必要である。
１３６に形成されたＮチャネルトランジスタでは、しき
い値電圧を０．７ＶにするためにはＰ型不純物層１３６
を加速電圧５０ＫｅＶ、注入量約２−３ Ｘ １０１”
／ｃｉでイオン注入を行なうことが必要である。
また、アナログ回路部のＰ型不純物層１４３１４４に形
成されたＮチャネルトランジスタでは、しきい値電圧を
０．ＴＶにするためにはＰ型不純物層１４３，１４４を
加速電圧５０ＫｅＶ。
成されたＮチャネルトランジスタでは、しきい値電圧を
０．ＴＶにするためにはＰ型不純物層１４３，１４４を
加速電圧５０ＫｅＶ。
注入量約８−１０ＸＩＯＩ”／ｃｉでイオン注入を行な
うことが必要である。
うことが必要である。
さらに、Ｎ型不純物層１４０，１４１．１４２に形成さ
れたＰチャネルトランジスタでは、しきい値電圧を０．
７Ｖにするために、Ｎ型不純物層１４０．１４１，１４
２を加速電圧１００ＫｅＶ。
れたＰチャネルトランジスタでは、しきい値電圧を０．
７Ｖにするために、Ｎ型不純物層１４０．１４１，１４
２を加速電圧１００ＫｅＶ。
注入量約８ Ｘ １０１２／ｃＴｌでリンをイオン注入
して形成する事が必要である。
して形成する事が必要である。
この後、ＮチャネルトランジスタとＰチャネルトランジ
スタのゲート酸化膜及びゲート電極を所定位置に形成す
る。ＥＰＲＯＭはＰ型不純物層１３５表面側から、膜厚
約０．０３μｍのゲート酸化膜１５３を形成する。この
後、電荷蓄積用のフローティングゲート電極１５４を膜
厚約０．３μｍのポリシリコンで形成する。さらに、ポ
リシリコンを熱酸化して電荷保持用の絶縁膜である膜厚
約０．０４μｍのシリコン酸化膜１５５を形威し、最上
層にＥＰＲＯＭをトランジスタとして制御するゲート電
極１５６を膜厚約０．４μｍのポリシリコンで形成する
。各ポリシリコンはリンドープによって抵抗を下げてい
る。
スタのゲート酸化膜及びゲート電極を所定位置に形成す
る。ＥＰＲＯＭはＰ型不純物層１３５表面側から、膜厚
約０．０３μｍのゲート酸化膜１５３を形成する。この
後、電荷蓄積用のフローティングゲート電極１５４を膜
厚約０．３μｍのポリシリコンで形成する。さらに、ポ
リシリコンを熱酸化して電荷保持用の絶縁膜である膜厚
約０．０４μｍのシリコン酸化膜１５５を形威し、最上
層にＥＰＲＯＭをトランジスタとして制御するゲート電
極１５６を膜厚約０．４μｍのポリシリコンで形成する
。各ポリシリコンはリンドープによって抵抗を下げてい
る。
また、Ｎチャネルトランジスタは、Ｐ型不純物層１３６
，１４３，１４４表面から、Ｐチャネルトランジスタは
、Ｎ型不純物層１４０，１４１．。
，１４３，１４４表面から、Ｐチャネルトランジスタは
、Ｎ型不純物層１４０，１４１．。
１４２表面から同時に膜厚約０．０２５μｍのゲート酸
化膜１５７を形成する。続いて、膜厚約０．４μｍ（１
）’ｙ’ −ト電極１５８をポリシリコンによって形成
する。ポリシリコンはＥＰＲＯＭと同様にリンドープに
より抵抗を下げている。
化膜１５７を形成する。続いて、膜厚約０．４μｍ（１
）’ｙ’ −ト電極１５８をポリシリコンによって形成
する。ポリシリコンはＥＰＲＯＭと同様にリンドープに
より抵抗を下げている。
各トランジスタのゲート電極１５４，１５６゜１５８を
形成した後、ホトリソグラフィーで所定の領域にレジス
トパターンを形成し、レジストパターンをマスクにガス
プラズマによるドライエツチングを行なう。これによっ
て、レジストパターン以外の領域のポリシリコンは垂直
に近い側壁を持った形状にエツチングされる。この後、
ソース１５９・ドレイン１６０をイオン注入によって形
成してＥＰＲＯＭ、Ｎチャネルトランジスタ、Ｐチャネ
ルトランジスタを形成する（第７図（印）。
形成した後、ホトリソグラフィーで所定の領域にレジス
トパターンを形成し、レジストパターンをマスクにガス
プラズマによるドライエツチングを行なう。これによっ
て、レジストパターン以外の領域のポリシリコンは垂直
に近い側壁を持った形状にエツチングされる。この後、
ソース１５９・ドレイン１６０をイオン注入によって形
成してＥＰＲＯＭ、Ｎチャネルトランジスタ、Ｐチャネ
ルトランジスタを形成する（第７図（印）。
ポリシリコンの抵抗を下げる方法には、２通りある。第
１の方法は、ＣＶＤを用いて不純物を含まないポリシリ
コンを形成した後１、不純物をイオン注入してポリシリ
コン中へ導入する。この後、熱処理を行なってポリシリ
コン内に均一に、不純物を拡散させる。
１の方法は、ＣＶＤを用いて不純物を含まないポリシリ
コンを形成した後１、不純物をイオン注入してポリシリ
コン中へ導入する。この後、熱処理を行なってポリシリ
コン内に均一に、不純物を拡散させる。
第２の方法は、ポリシリコンを形成するときに、同時に
不純物を添加する方法である。通常シラン系ガスを熱分
解させてポリシリコンを形成する。この時、反応ガスと
して、シランとジボラン、シランとアルシンやシランと
フォスフイン等の不純物を含むガスを同時に供給して、
熱分解することで不純物を均一に含むポリシリコンを形
成できる。
不純物を添加する方法である。通常シラン系ガスを熱分
解させてポリシリコンを形成する。この時、反応ガスと
して、シランとジボラン、シランとアルシンやシランと
フォスフイン等の不純物を含むガスを同時に供給して、
熱分解することで不純物を均一に含むポリシリコンを形
成できる。
ソース１５９とドレイン１６０の形成は、ＥＰＲＯＭを
形成する深いＰ型不純物層１３５やＮチャネルトランジ
スタを形成するＰ型不純物層１３６には、リンや砒素等
のＮ型不純物層を形成する元素をイオン注入する。Ｐチ
ャネルトランジスタのソース１５９とドレイン１６０の
形成では、Ｎ型不純物層１０６，１０８，１１０，１１
１に、ボロン等のＰ型不純物層を形成する元素をイオン
注入する。
形成する深いＰ型不純物層１３５やＮチャネルトランジ
スタを形成するＰ型不純物層１３６には、リンや砒素等
のＮ型不純物層を形成する元素をイオン注入する。Ｐチ
ャネルトランジスタのソース１５９とドレイン１６０の
形成では、Ｎ型不純物層１０６，１０８，１１０，１１
１に、ボロン等のＰ型不純物層を形成する元素をイオン
注入する。
ここで、ＥＰＲＯＭの電源電圧を５Ｖ、書き込み電圧を
１２．５Ｖとすると、ＥＰＲＯＭ回路テ５ｖが印加され
る駆動回路のＰチャネルトランジスタはＮ型不純物層１
４２に形成され、また、１２．５Ｖが印加される駆動回
路のＰチャネルトランジスタはＮ型不純物層１４２に形
成されている。この時、Ｎ型不純物層１４１，１４２に
印加される電圧は、５ｖと１２．５ Ｖと別電位になっ
ている。
１２．５Ｖとすると、ＥＰＲＯＭ回路テ５ｖが印加され
る駆動回路のＰチャネルトランジスタはＮ型不純物層１
４２に形成され、また、１２．５Ｖが印加される駆動回
路のＰチャネルトランジスタはＮ型不純物層１４２に形
成されている。この時、Ｎ型不純物層１４１，１４２に
印加される電圧は、５ｖと１２．５ Ｖと別電位になっ
ている。
しかし、Ｎ型不純物層１４Ｌ １４２の回りを深いＰ
型不純物層１３４，１３５，１３６によって囲まれてい
るため、Ｎ型不純物層１４１，１４２が、個々に電気的
に分離されている。このようにしてＥＰＲＯＭを含むＥ
ＰＲＯＭ回路は実質的にＰ型シリコン基板上に形成され
た場合と等価なものとなる。
型不純物層１３４，１３５，１３６によって囲まれてい
るため、Ｎ型不純物層１４１，１４２が、個々に電気的
に分離されている。このようにしてＥＰＲＯＭを含むＥ
ＰＲＯＭ回路は実質的にＰ型シリコン基板上に形成され
た場合と等価なものとなる。
次にアナログ回路を含むマイコン回路では、５Ｖが印加
される駆動回路のＰチャネルトランジスタはＮ型不純物
層１４３，１４４に形成される。この時、Ｎ型エピタキ
シャル層１３０の電位も５ｖに引き上げられる。ＥＰＲ
ＯＭ回路でのＮチャネルトランジスタは、深いＰ型不純
物層１３５に形成される。このＰ型不純物層１３５は接
地電位に固定される。一方、アナログ回路でのＮチャネ
ルトランジスタはＰ型不純物層１４３，１４４に形成さ
れるが、このＮチャネルトランジスタのソースソース電
位と深いＰ型不純物層１３４．１３５１３６の電位とを
共有させることで、正常なアナログ動作ができる。
される駆動回路のＰチャネルトランジスタはＮ型不純物
層１４３，１４４に形成される。この時、Ｎ型エピタキ
シャル層１３０の電位も５ｖに引き上げられる。ＥＰＲ
ＯＭ回路でのＮチャネルトランジスタは、深いＰ型不純
物層１３５に形成される。このＰ型不純物層１３５は接
地電位に固定される。一方、アナログ回路でのＮチャネ
ルトランジスタはＰ型不純物層１４３，１４４に形成さ
れるが、このＮチャネルトランジスタのソースソース電
位と深いＰ型不純物層１３４．１３５１３６の電位とを
共有させることで、正常なアナログ動作ができる。
このようにＮ型エピタキシャル層１３１上にＮ型不純物
層１４０とＰ型不純物層１４３，１４４を形成し、その
上にＣＭＯＳマイコン回路を形成することで、実質的に
角型シリコン基板＊上に形成した場合と等価になる。そ
して、各々のＰ型不純物層はＰ型シリコン基板と電気的
に分離されており、各々のＰ型不純物層の電位を自由に
制御できる。
層１４０とＰ型不純物層１４３，１４４を形成し、その
上にＣＭＯＳマイコン回路を形成することで、実質的に
角型シリコン基板＊上に形成した場合と等価になる。そ
して、各々のＰ型不純物層はＰ型シリコン基板と電気的
に分離されており、各々のＰ型不純物層の電位を自由に
制御できる。
発明の効果
シリコン基板に達する深い不純物層と、その不純物層に
よって囲まれたエピタキシャル層領域上に形成されるＣ
ＭＯＳ回路や機能素子は、実質的にエピタキシャル層の
ないシリコン基板上に形成されたものと等価になる。
よって囲まれたエピタキシャル層領域上に形成されるＣ
ＭＯＳ回路や機能素子は、実質的にエピタキシャル層の
ないシリコン基板上に形成されたものと等価になる。
また、シリコン基板に達しない不純物層とエピタキシャ
ル層領域上に形成されるＣＭＯＳ回路や機能素子はシリ
コン基板と電気的に独立させることで、実質的にエピタ
キシャル層を基板とした場合と等価になる。
ル層領域上に形成されるＣＭＯＳ回路や機能素子はシリ
コン基板と電気的に独立させることで、実質的にエピタ
キシャル層を基板とした場合と等価になる。
以上のように、シリコン基板と逆導電型のエピタキシャ
ル層を用いることで、それぞれ複数の機能素子を同時に
形成することができる。
ル層を用いることで、それぞれ複数の機能素子を同時に
形成することができる。
シリコン基板に達する深い不純物層に形成されたトラン
ジスタの電位を不純物層を通してシリコン基板と導通し
ているため、シリコン基板に達しない不純物層に形成さ
れたＣＭＯＳマイコン回路の電圧はシリコン基板と電気
的に独立に制御できる。このため素子配置の自由度が高
くなり集積度を上げることができる。
ジスタの電位を不純物層を通してシリコン基板と導通し
ているため、シリコン基板に達しない不純物層に形成さ
れたＣＭＯＳマイコン回路の電圧はシリコン基板と電気
的に独立に制御できる。このため素子配置の自由度が高
くなり集積度を上げることができる。
また、形成したＥＰＲＯＭの書き込み不良の発生を防止
し、アナログ回路のバックバイアスによる特性劣化を防
ぐことができる。
し、アナログ回路のバックバイアスによる特性劣化を防
ぐことができる。
施例と第２の実施例を説明するための素子平面図、第３
図は本実施例の素子のり−ク耐圧を示す図、第４図は本
実施例のＥＦＲＯＭの書き込み特性を示す図、第５図ｆ
ａ） 、 （ｂｌはそれぞれ本実施例のゲート寸法に対
する相互コンダクタンス及びしきい値の関係を示す図、
第６図（ａ）〜ｆｃｌはそれぞれアナログ回路とＥＥＰ
ＲＯＭ、 スタティックＲＡＭまたはダイナミックＲ
ＡＭを同一チップに形成した素子の断面図、第７図ｔａ
＋〜（櫛は本発明の素子の製造方法を説明する工程断面
図、第８図は従来の技術１４４・・・・・・Ｐ型不純物
層、１３２，１３３，１３７゜１３９．１４５，１４６
，１５５・・・・・・酸化膜、１３８１４７・・・・・
・窒化膜、１４８，１５１．１５２・・・・・・ボロン
、１４９・・・・・・リン、１５０・・・・・・ＬＯＣ
Ｏ３酸化膜、１５３，１５７・・・・・・ゲート酸化膜
、１５４１５６．１５８・・・・・・ゲート電極、１．
５９・・・・・パノース、１６０・・・・・・ドレイン
。
図は本実施例の素子のり−ク耐圧を示す図、第４図は本
実施例のＥＦＲＯＭの書き込み特性を示す図、第５図ｆ
ａ） 、 （ｂｌはそれぞれ本実施例のゲート寸法に対
する相互コンダクタンス及びしきい値の関係を示す図、
第６図（ａ）〜ｆｃｌはそれぞれアナログ回路とＥＥＰ
ＲＯＭ、 スタティックＲＡＭまたはダイナミックＲ
ＡＭを同一チップに形成した素子の断面図、第７図ｔａ
＋〜（櫛は本発明の素子の製造方法を説明する工程断面
図、第８図は従来の技術１４４・・・・・・Ｐ型不純物
層、１３２，１３３，１３７゜１３９．１４５，１４６
，１５５・・・・・・酸化膜、１３８１４７・・・・・
・窒化膜、１４８，１５１．１５２・・・・・・ボロン
、１４９・・・・・・リン、１５０・・・・・・ＬＯＣ
Ｏ３酸化膜、１５３，１５７・・・・・・ゲート酸化膜
、１５４１５６．１５８・・・・・・ゲート電極、１．
５９・・・・・パノース、１６０・・・・・・ドレイン
。
Claims (10)
- （１）一導電型の半導体基板と、前記半導体基板上に形
成された前記半導体基板と逆導電型のエピタキシャル層
と、前記エピタキシャル層に前記半導体基板に到達する
第１の不純物層と、前記第１の不純物層で囲まれた前記
第１の不純物層と逆導電型の第２の不純物層と、前記第
１の不純物層と離れて形成された第３の不純物層を備え
たことを特徴とする半導体装置。 - （２）特許請求の範囲第１項において、前記第２の不純
物層と前記第３の不純物層の深さが前記エピタキシャル
層の膜厚より浅いことを特徴とする半導体装置。 - （３）特許請求の範囲第２項において、前記第１の不純
物層と前記第２の不純物層に形成された素子に印加され
る電圧が、各々独立に制御されることを特徴とする半導
体装置。 - （４）特許請求の範囲第２項において、前記第３の不純
物層が少なくとも１つ以上のＰ型不純物層と１つ以上の
Ｎ型不純物層で構成されていることを特徴とする半導体
装置。 - （５）特許請求の範囲第４項において、前記第３の不純
物層に形成された素子に印加される電圧が、各々独立に
制御されることを特徴とする半導体装置。 - （６）特許請求の範囲第３項において、前記第１の不純
物にＥＰＲＯＭ、スタティックＲＡＭ、ダイナミックＲ
ＡＭの内の１つの素子が形成されていることを特徴とす
る半導体装置。 - （７）一導電型の半導体基板上に、前記半導体基板と逆
導電型のエピタキシャル層を形成する工程と、前記エピ
タキシャル層上に絶縁膜を形成する工程と、前記絶縁膜
の所定領域を所定の膜厚にする工程と、前記所定領域の
前記エピタキシャル層中に、前記半導体基板に達する深
さの前記半導体基板と同導電型の第１の不純物層を形成
する工程を備え、前記第１の不純物層内に前記第１の不
純物層と逆導電型の第２の不純物層が少なくとも存在し
ていることを特徴とする半導体装置の製造方法。 - （８）一導電型の半導体基板上に、前記半導体基板と逆
導電型のエピタキシャル層を形成する工程と、前記エピ
タキシャル層上に絶縁膜を形成する工程と、前記絶縁膜
を前記エピタキシャル層の第１の所定領域を囲む第２の
所定領域を所定の膜厚にする工程と、前記第２の所定領
域の前記エピタキシャル層中に、前記半導体基板に達す
る深さに前記半導体基板と同導電型の第１の不純物層を
形成する工程と、前記第１の不純物層以外の第３の所定
領域に第１のイオンを注入して第２の不純物層を形成す
る工程と、前記第３の所定領域に少なくとも厚い絶縁膜
を形成する工程と、前記第３の所定領域以外の第４の所
定領域に第２のイオンを注入して第３の不純物層を形成
する工程を備えたことを特徴とする半導体装置の製造方
法。 - （９）特許請求の範囲第７項または第８項において、前
記第２の不純物層と前記第３の不純物層の深さは、前記
エピタキシャル層の膜厚より浅いことを特徴とする半導
体装置の製造方法。 - （１０）特許請求の範囲第８項において、前記第３の不
純物層がセルフアライメントで形成されていることを特
徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10495789 | 1989-04-25 | ||
| JP1-104957 | 1989-04-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0368165A true JPH0368165A (ja) | 1991-03-25 |
Family
ID=14394577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108450A Pending JPH0368165A (ja) | 1989-04-25 | 1990-04-24 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0422250B1 (ja) |
| JP (1) | JPH0368165A (ja) |
| DE (1) | DE69029779T2 (ja) |
| WO (1) | WO1990013145A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027563A (ja) * | 2005-07-20 | 2007-02-01 | Sony Corp | 高周波スイッチ回路を有する高周波装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7598573B2 (en) | 2004-11-16 | 2009-10-06 | Robert Paul Masleid | Systems and methods for voltage distribution via multiple epitaxial layers |
| US7667288B2 (en) * | 2004-11-16 | 2010-02-23 | Masleid Robert P | Systems and methods for voltage distribution via epitaxial layers |
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