JPH036536B2 - - Google Patents
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- Publication number
- JPH036536B2 JPH036536B2 JP58064732A JP6473283A JPH036536B2 JP H036536 B2 JPH036536 B2 JP H036536B2 JP 58064732 A JP58064732 A JP 58064732A JP 6473283 A JP6473283 A JP 6473283A JP H036536 B2 JPH036536 B2 JP H036536B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- storage
- divided storage
- divided
- Prior art date
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 26
- 238000012545 processing Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 230000010365 information processing Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は情報処理システムにおける記憶装置の
制御方式に関する。
制御方式に関する。
(b) 技術の背景
近年情報処理システムはその発展と普及により
広い分野で利用されるようになつた。一方ハード
面では特に半導体の集積化技術の発達によつて大
規模集積回路（LSI）による製品例えばマイクロ
プロセツサや大容量メモリが廉価に提供されるよ
うになつた。
広い分野で利用されるようになつた。一方ハード
面では特に半導体の集積化技術の発達によつて大
規模集積回路（LSI）による製品例えばマイクロ
プロセツサや大容量メモリが廉価に提供されるよ
うになつた。
(c) 従来技術と問題点
従来より情報処理システムの中央処理装置
（CPU）における主記憶装置は大容量の高速メモ
リを必要とし通常ダイナミツクアクセスメモリ
（DRAM）によつて構成する。記憶装置は
DRAMの素子を集合して中間実装単位の例えば
印刷配線板、更に複数の中間実装単位こゝでは印
刷配線板を共通の筐体に収容して筐体単位の装置
を構成していた。近年LSIによるDRAMは他の
論理回路と共に集積度が向上して１パツケージ当
りの記憶容量を増加し256キロビツト（Kb）容量
が従来の16Kbまたは64Kb品とほゞ同一寸法で提
供されるようになり、中間実装単位に128パツケ
ージを実施した場合は４メガバイト（MB）にも
達するようになつた。この4MBあるいは装置単
位の例えば32MBまたは64MBは大規模のCPUに
は適当な記憶容量として独占使用する容量ではあ
るが、中小規模のCPUに対しては過大で無駄が
多く、別の小規模容量による中間実装単位例えば
1MBあるいは2MBが適当である場合が多い。し
かし多種の中間実装単位を設けることは試験を含
めた製造上および保守上からも好ましくない。
（CPU）における主記憶装置は大容量の高速メモ
リを必要とし通常ダイナミツクアクセスメモリ
（DRAM）によつて構成する。記憶装置は
DRAMの素子を集合して中間実装単位の例えば
印刷配線板、更に複数の中間実装単位こゝでは印
刷配線板を共通の筐体に収容して筐体単位の装置
を構成していた。近年LSIによるDRAMは他の
論理回路と共に集積度が向上して１パツケージ当
りの記憶容量を増加し256キロビツト（Kb）容量
が従来の16Kbまたは64Kb品とほゞ同一寸法で提
供されるようになり、中間実装単位に128パツケ
ージを実施した場合は４メガバイト（MB）にも
達するようになつた。この4MBあるいは装置単
位の例えば32MBまたは64MBは大規模のCPUに
は適当な記憶容量として独占使用する容量ではあ
るが、中小規模のCPUに対しては過大で無駄が
多く、別の小規模容量による中間実装単位例えば
1MBあるいは2MBが適当である場合が多い。し
かし多種の中間実装単位を設けることは試験を含
めた製造上および保守上からも好ましくない。
(d) 発明の構成
本発明の目的は上記の問題点を案しつゝ中間実
装単位レベルでも共通の大記憶容量での実装形態
のまゝ複数のCPUに対応した分割使用でも、単
一のCPUに対応した集合使用にも使用出来る記
憶装置の制御方式を提供しようとするものであ
る。
装単位レベルでも共通の大記憶容量での実装形態
のまゝ複数のCPUに対応した分割使用でも、単
一のCPUに対応した集合使用にも使用出来る記
憶装置の制御方式を提供しようとするものであ
る。
(e) 発明の構成
この目的は、複数の分割記憶部からなる単一の
メモリと、各分割記憶部に対応する複数のアクセ
ス制御手段と、各分割記憶部の夫々を選択するた
めのアドレス部分を一部に持つたアドレス選択手
段とを備えた記憶装置において、該記憶装置に複
数の中央処理装置を接続する場合には、各アクセ
ス制御手段は前記アドレス部分の情報により前記
アドレス選択手段が対応する分割記憶部をそれぞ
れ独立分離してアクセスし、より少数の中央処理
装置に対応するときはアクセス制御手段は前記ア
ドレス部分の情報により前記アドレス選択手段が
分割記憶部のいずれかを選択して前記メモリ容量
の一部またはすべてをアクセスすることを特徴と
する記憶装置制御方式を提供することによつて達
成することが出来る。
メモリと、各分割記憶部に対応する複数のアクセ
ス制御手段と、各分割記憶部の夫々を選択するた
めのアドレス部分を一部に持つたアドレス選択手
段とを備えた記憶装置において、該記憶装置に複
数の中央処理装置を接続する場合には、各アクセ
ス制御手段は前記アドレス部分の情報により前記
アドレス選択手段が対応する分割記憶部をそれぞ
れ独立分離してアクセスし、より少数の中央処理
装置に対応するときはアクセス制御手段は前記ア
ドレス部分の情報により前記アドレス選択手段が
分割記憶部のいずれかを選択して前記メモリ容量
の一部またはすべてをアクセスすることを特徴と
する記憶装置制御方式を提供することによつて達
成することが出来る。
(f) 発明の実施例
以下図面を参照しつゝ本発明の一実施例につい
て説明する。図は本発明の一実施例における記憶
装置制御方式のブロツク図である。図において１
ａ，１ｂはメモリアクセス制御部、２ａ，２ｂは
アドレスレジスタ、２aa，２baはそれぞれ下位
ビツト、２ab，２bbはそれぞれ最上位ビツト、
３は出力選択器（SEL）、４ａ，４ｂ，４ｃ，４
ｄ，４ｅは入力選択器（MPX）および５ａ，５
ｂは分割記憶部（メモリ）である。本発明の一実
施例においてはそれぞれ制御部１ａ、レジスタ２
ａおよびメモリ５ａと制御部１ｂ、レジスタ２ｂ
およびメモリ５ｂを最小単位として作動出来る２
グループのダイナミツクランダムアクセスメモリ
（DRAM）による記憶装置の構成を示す。
DARMはそのリード／ライト動作に際してロー
アドレスセレクト（RAS）、カラムアクセスセレ
クト（CAS）、ライトイネイブル（WE）、アドレ
ス（ADD）、ライトデータ（WD）等の各信号を
選択印加する。MPX４ａはRASの入力選択用、
MPX４ｂはCASの選択用、MPX４ｃはWDの選
択用、MPX４ｄはADDの選択用およびMPX４
ｅはリードデータの選択用である。こゝで複数の
CPU０，CPU１に対してそれぞれ各グレープは
互に独立してメモリ５ａおよびメモリ５ｂをマル
チシステムとして作動させる。
て説明する。図は本発明の一実施例における記憶
装置制御方式のブロツク図である。図において１
ａ，１ｂはメモリアクセス制御部、２ａ，２ｂは
アドレスレジスタ、２aa，２baはそれぞれ下位
ビツト、２ab，２bbはそれぞれ最上位ビツト、
３は出力選択器（SEL）、４ａ，４ｂ，４ｃ，４
ｄ，４ｅは入力選択器（MPX）および５ａ，５
ｂは分割記憶部（メモリ）である。本発明の一実
施例においてはそれぞれ制御部１ａ、レジスタ２
ａおよびメモリ５ａと制御部１ｂ、レジスタ２ｂ
およびメモリ５ｂを最小単位として作動出来る２
グループのダイナミツクランダムアクセスメモリ
（DRAM）による記憶装置の構成を示す。
DARMはそのリード／ライト動作に際してロー
アドレスセレクト（RAS）、カラムアクセスセレ
クト（CAS）、ライトイネイブル（WE）、アドレ
ス（ADD）、ライトデータ（WD）等の各信号を
選択印加する。MPX４ａはRASの入力選択用、
MPX４ｂはCASの選択用、MPX４ｃはWDの選
択用、MPX４ｄはADDの選択用およびMPX４
ｅはリードデータの選択用である。こゝで複数の
CPU０，CPU１に対してそれぞれ各グレープは
互に独立してメモリ５ａおよびメモリ５ｂをマル
チシステムとして作動させる。
シングルシステムの場合アドレスレジスタ２ａ
のうち２aaで記憶部５ａのアドレスを行い、又
２abでSEL３により５ａ，５ｂへRAS供給を選
択し５ａ或は５ｂを選択するように制御してい
る。例えば２aaが“０”の時はSEL３により
RASは５ａに供給され５ｂには供給されない。
これにより記憶部は５ａが選択される。２abが
“１”の時はこの逆である。
のうち２aaで記憶部５ａのアドレスを行い、又
２abでSEL３により５ａ，５ｂへRAS供給を選
択し５ａ或は５ｂを選択するように制御してい
る。例えば２aaが“０”の時はSEL３により
RASは５ａに供給され５ｂには供給されない。
これにより記憶部は５ａが選択される。２abが
“１”の時はこの逆である。
マルチシステムの場合２abが“１”となるこ
とはない。“１”の時はCPU０は実装されれてい
ない記憶領域を指定したことになり明らかにエラ
ーである。この為１ａでは発生したRAS信号は
常に５ａにRASOとして供給される。またMPX
４ａ〜ｅは制御部１ａにより０側にセツトされて
いるものとする。次に複数の分割記憶部こゝでは
メモリ５ａ，５ｂを集合してCPU０に割当て使
用する場合は図示省略したがCPU０からの初期
設定制御に従い制御部１ａはMPX４ａ〜ｅに対
して１をセツトし、メモリ５ａ，ｂをシングルシ
ステムとして作動させる。CPU０からのスター
ト信号に対して前述のマルチシステム作動時と同
様に各信号が作成され、ADD０の最上位に付加
されるビツトを選択信号としてSEL３が選択動作
を行いRASを制御し、従来のメモリ５ａの他メ
モリ５ｂも同様にMPX４ａ〜ｄを介しアクセス
出来るようになる。またリードデータはMPX４
ｅを介してメモリ５ａ，ｂからCPU０へ送出し
ている。尚このシングルシステム専用として作動
するときは制御部１ｂおよびレジスタ２ｂは実装
しなくても良い。本発明の一実施例では以上のよ
うに構成されているので、マルチシステムでは
CPU０対メモリ５ａ、CPU１対メモリ５ｂのよ
うに独立した２台の記憶装置として作動させ、シ
ングルシステムではCPU０に対してメモリ５ａ
＋メモリ５ｂの記憶装置として作動させることが
出来る。以上は分割記憶部として２グループを１
ビツトの選択信号によりSEL３およびMPX４ａ
〜ｅを制御する形で説明したが必要によつては2n
を基本構成とする記憶装置にあつて複数ビツトに
よつて2nによる任意数の分割記憶部を同様に単数
から任意の複数のCPUに組合せて実現出来、装
置単位としては印刷配線板単位でも架単位でもま
たDRAMの他スタテツクランダムアクセスメモ
リ（SRAM）でも同様に適用出来ることはいう
迄もない。
とはない。“１”の時はCPU０は実装されれてい
ない記憶領域を指定したことになり明らかにエラ
ーである。この為１ａでは発生したRAS信号は
常に５ａにRASOとして供給される。またMPX
４ａ〜ｅは制御部１ａにより０側にセツトされて
いるものとする。次に複数の分割記憶部こゝでは
メモリ５ａ，５ｂを集合してCPU０に割当て使
用する場合は図示省略したがCPU０からの初期
設定制御に従い制御部１ａはMPX４ａ〜ｅに対
して１をセツトし、メモリ５ａ，ｂをシングルシ
ステムとして作動させる。CPU０からのスター
ト信号に対して前述のマルチシステム作動時と同
様に各信号が作成され、ADD０の最上位に付加
されるビツトを選択信号としてSEL３が選択動作
を行いRASを制御し、従来のメモリ５ａの他メ
モリ５ｂも同様にMPX４ａ〜ｄを介しアクセス
出来るようになる。またリードデータはMPX４
ｅを介してメモリ５ａ，ｂからCPU０へ送出し
ている。尚このシングルシステム専用として作動
するときは制御部１ｂおよびレジスタ２ｂは実装
しなくても良い。本発明の一実施例では以上のよ
うに構成されているので、マルチシステムでは
CPU０対メモリ５ａ、CPU１対メモリ５ｂのよ
うに独立した２台の記憶装置として作動させ、シ
ングルシステムではCPU０に対してメモリ５ａ
＋メモリ５ｂの記憶装置として作動させることが
出来る。以上は分割記憶部として２グループを１
ビツトの選択信号によりSEL３およびMPX４ａ
〜ｅを制御する形で説明したが必要によつては2n
を基本構成とする記憶装置にあつて複数ビツトに
よつて2nによる任意数の分割記憶部を同様に単数
から任意の複数のCPUに組合せて実現出来、装
置単位としては印刷配線板単位でも架単位でもま
たDRAMの他スタテツクランダムアクセスメモ
リ（SRAM）でも同様に適用出来ることはいう
迄もない。
(F) 発明の効果
以上説明したように本発明によれば記憶装置の
最大記憶容量を対応する単数または複数の中央処
理装置（CPU）に必要とする記憶容量に適合す
る自在の最大記憶容量を提供する分割記憶部によ
る組合せが共通の実装形式によつて得られるので
有用である。
最大記憶容量を対応する単数または複数の中央処
理装置（CPU）に必要とする記憶容量に適合す
る自在の最大記憶容量を提供する分割記憶部によ
る組合せが共通の実装形式によつて得られるので
有用である。
図は本発明の一実施例における記憶装置制御方
式のブロツク図を示す。図において１ａ，１ｂは
メモリアクセス制御部、２ａ，２ｂはアドレスレ
ジスタ、３は出力選択器（SEL）、４ａ〜ｅは入
力選択器（MPX）および５ａ，ｂは分割記憶部
である。
式のブロツク図を示す。図において１ａ，１ｂは
メモリアクセス制御部、２ａ，２ｂはアドレスレ
ジスタ、３は出力選択器（SEL）、４ａ〜ｅは入
力選択器（MPX）および５ａ，ｂは分割記憶部
である。
Claims (1)
- １ 複数の分割記憶部からなる単一のメモリと、
各分割記憶部に対応する複数のアクセス制御手段
と、各分割記憶部の夫々を選択するためのアドレ
ス部分を一部に持つたアドレス選択手段とを備え
た記憶装置において、該記憶装置に複数の中央処
理装置を接続する場合には、各アクセス制御手段
は前記アドレス部分の情報により前記アドレス選
択手段が対応する分割記憶部をそれぞれ独立分離
してアクセスし、より少数の中央処理装置に対応
するときはアクセス制御手段は前記アドレス部分
の情報により前記アドレス選択手段が分割記憶部
のいずれかを選択して前記メモリ容量の一部また
はすべてをアクセスすることを特徴とする記憶装
置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6473283A JPS59189461A (ja) | 1983-04-13 | 1983-04-13 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6473283A JPS59189461A (ja) | 1983-04-13 | 1983-04-13 | 記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59189461A JPS59189461A (ja) | 1984-10-27 |
| JPH036536B2 true JPH036536B2 (ja) | 1991-01-30 |
Family
ID=13266613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6473283A Granted JPS59189461A (ja) | 1983-04-13 | 1983-04-13 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189461A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501853A (ja) * | 1973-05-11 | 1975-01-09 | ||
| JPS53136930A (en) * | 1977-05-06 | 1978-11-29 | Fujitsu Ltd | System structure connection control system |
-
1983
- 1983-04-13 JP JP6473283A patent/JPS59189461A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501853A (ja) * | 1973-05-11 | 1975-01-09 | ||
| JPS53136930A (en) * | 1977-05-06 | 1978-11-29 | Fujitsu Ltd | System structure connection control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59189461A (ja) | 1984-10-27 |
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