KR100822617B1 - 컴퓨터 시스템 - Google Patents

Abstract

본 발명의 메모리 액세스 접근 방식은 다수의 데이터 뱅크(multiple banks of data)가 동시에 개방되는 가상 메모리 장치(a virtual memory arrangement)내의 데이터를 액세스하는 메모리 어드레스 맵핑(memory address mapping)을 최적화한다. 한가지 특정한 실시예는 다수의 어드레스가능한 메모리 셀의 뱅크내의 데이터를 액세스하는 프로세스와 관련된다. 이러한 프로세스는 열 및 행 비트를 통하여 뱅크내의 어레이를 어드레싱함으로써 메모리 셀을 액세스하는 단계 및 열 어드레스 비트를 선택하는데 보다 낮은 어드레스 비트의 그룹이 지정되고, 뱅크 어드레스 비트를 선택하는데 다음으로 높은 어드레스 비트의 그룹이 지정되는 방식으로 어드레스가능한 열 어드레스 및 행 어드레스 비트가 선택되도록 어드레스 및 제어 신호를 지정하는 단계를 포함한다. 다음으로 높은 어드레스 비트는 행 어드레스 비트를 선택하도록 지정된다.

Description

컴퓨터 시스템{ARRANGEMENT AND METHOD FOR ACCESSING DATA IN A VIRTUAL MEMORY ARRANGEMENT}

본 발명은 메모리 장치 내의 데이터 액세스(accessing data in memory arrangements)에 관한 것으로, 보다 구체적으로는 다수의 데이터 뱅크(multiple banks of data)가 동시에 개방되는 가상 메모리(virtual memory) 내의 데이터 액세스를 수반하는 데이터 처리 시스템 및 방법에 관한 것이다.

최근, 반도체 산업은 비약적인 기술적 진보를 이뤄왔으며, 그에 따라 회로 밀도(circuit density) 및 복잡성(complexity)이 극적으로 증가하였으며, 그와 동시에 전력 소비 및 패키지 크기(package sizes)도 극적으로 감소하고 있다. 현재의 반도체 기술에서는 이제 수백 MIPS(millions of instructions per second)의 속도로 동작하는 수 백만 개의 트랜지스터를 가진 단일 칩 마이크로프로세서(single-chip microprocessors)가, 비교적 작은, 공냉식(air-cooled) 반도체 디바이스 패키지내에 패키징(packaging)될 수 있다.

반도체 디바이스에 있어서의 이러한 고 밀도 및 고 기능의 부산물로서 증가된 고속 데이터 저장 용량을 요구하였다. 많은 응용에 있어서, 이것은 주어진 칩 크기(또는 실제 영역)내에 증가된 수의 메모리 셀을 의미한다. 이러한 보다 고 밀도의 메모리 회로에 있어서도, CPU의 데이터 처리 능력을 증가시킬 필요성이 여전히 존재하며, 이는 그 다음으로 관련된 자원, 예컨대 시스템의 판독-기록 메모리(the system's read-write memory)를 필요로 한다. 이것은 보다 광범위하게 이용되는 복합 명령 세트 컴퓨팅(Complex Instruction Set Computing(CISC)) CPU보다도 더 많은 메모리 용량을 요구하며 또한 보다 높은 메모리 대역폭(memory bandwidth)을 요구하는 초장 명령어(Very Long Instruction Word(VLIW)) 및 축소 명령어 세트 컴퓨팅(Reduced Instruction Set Computing(RISC)) 프로세서와 같은 CPU에 있어서 특히 그러하다.

CPU의 데이터 처리 능력을 증가시키는 한 가지 통상적인 방식은 가상 메모리(virtual memory) 및 메모리 어드레스 맵핑(memory address mapping)을 이용하는 것이다. 가상 메모리를 이용하는 시스템에서는, CPU가 판독-기록 메모리(예를 들면, DRAM)를 액세스하는 경우에 DRAM 서브시스템(DRAM subsystems)이 전체 가상 메모리 페이지를 고속으로 액세스할 수 있도록 하는 것이 중요한데, 이는 이러한 페이지내의 코드/데이터(code/data)가 상관되기 쉬우며, 비교적 빈번하게 관련되고 액세스될 수 있기 때문이다. DRAM 서브시스템이 가상 메모리 페이지 외부의 액세스에 대하여 최적의 액세스 시간을 가지도록 구성되는 것은 중요하지 않은데, 이는 DRAM 제어기가 어디에서 이러한 액세스가 최종적으로 이루어질 지에 대한 정보 없이 물리적 메모리내의 어디에서라도 이러한 액세스가 이루어 질 수 있도록 하기 때문일 것이다.

많은 가상 메모리 시스템에서, 개방 DRAM 페이지(an open DRAM page)의 크기는 가상 메모리 페이지만큼 크지 않다. 이러한 관계는 시스템내의 메모리의 구성에 따라 좌우된다. 개방 DRAM 페이지 크기가 보다 작은 시스템에서는, 메모리 어드레스(MA) 맵(the memory address map)이 다음으로 높은 어드레스 비트(the next highest address bit)에 대한 뱅크 어드레스(BA) 맵핑(the bank address mapping)을 가지지 않는 경우에는, 가상 페이지만큼 큰 인접 개방 DRAM 페이지(a contiguous open DRAM page)는 실행 불가능할 것이다. 예를 들면, DRAM 페이지 크기가 2 킬로바이트이나 가상 페이지는 4 킬로바이트(또는 그 이상)인 경우에, 가상 페이지만큼 큰 개방 DRAM 페이지를 이용할 수 없을 때에는 CPU 대 DRAM 성능(CPU-to-DRAM performance)은 최적화되지 않는다. 더욱이, DRAM 뱅크가 가상 메모리 페이지만큼 큰 페이지 크기를 지원할 수 있는 시스템에서는, 다수의 DRAM 페이지들의 일부분이 단일 가상 메모리 페이지 상에 맵핑되도록 그 DRAM 페이지들이 맵핑되는 경우에 CPU 대 DRAM 성능은 저하된다.

따라서, 다수의 데이터 뱅크가 동시에 개방되도록 하며, 가상 메모리 액세스에 대하여 CPU 대 DRAM 성능을 향상시키는 메모리 액세스 방식이 필요하다.

발명의 개요

본 발명의 다양한 측면에 따라서, 이들의 실시예는 다수의 데이터 뱅크가 동시에 개방되는 가상 메모리 장치내의 데이터를 액세스하는 방법 및 장치의 형태로 예증된다. 한 특정 실시예는 데이터, 컴포넌트(components) 및/또는 디바이스를 선택하는 어드레스 및 제어 신호들을 가지는 컴퓨터 시스템내의 저장 데이터를 액세스하는 프로세스에 관한 것이다. 이러한 프로세스는 다수의 어드레스가능한 메모리 셀 뱅크(a plurality of addressable banks of memory cells)를 제공하는 단계, 열 (column) 및 행(row) 비트를 통하여 뱅크내의 어레이들을 어드레싱함으로써 메모리 셀을 액세스하는 단계, 및 하위 차수의 어드레스 비트의 그룹이 열 어드레스 어드레스 비트를 선택하도록 지정되고, 다음 상위의 어드레스 비트의 그룹이 뱅크 어드레스 비트를 선택하도록 지정되며 다음 상위의 어드레스 비트의 그룹은 행 어드레스 비트를 선택하도록 지정되게 하는 방식으로 어드레스가능한 열 어드레스 및 행 어드레스 비트가 선택되도록 어드레스 및 제어 신호들을 지정하는(directing) 단계를 포함한다.

본 발명의 다른 특정 실시예는 메모리 장치내의 데이터를 액세스하도록 구성된 컴퓨터 시스템과 관련된다. 이러한 시스템은 CPU 회로, 다수의 어드레스가능한 메모리 세의 뱅크내에 배열되며 메모리 셀을 액세스하는 열 및 행 비트를 통하여 어드레스가능한 뱅크내에 어레이를 가지는 메모리 장치, 및 CPU 회로에 의해서 생성되어 하위 CPU 어드레스 비트의 그룹은 열 어드레스 비트를 선택하도록 지정되고, 다음 상위의 CPU 어드레스 비트의 그룹은 뱅크 어드레스 비트를 선택하도록 지정되며 다음 상위의 CPU 어드레스 비트의 그룹은 행 어드레스 비트를 선택하도록 지정되는, 어드레스가능한 열 어드레스 및 행 어드레스 비트를 선택하는 어드레스 및 제어 신호를 지정하는 메모리 맵핑 회로를 포함하는 컴퓨터 시스템 장치를 포함한다.

상기 요약은 본 발명의 모든 측면의 개관을 제공하려는 하지는 않는다. 본 발명의 다른 측면들이 상세한 설명과 관련하여 예증되며 기술될 것이다.

본 발명의 다양한 측면 및 장점이 아래의 도면을 참조하여 다양한 실시예의 상세한 설명을 읽음으로서 명백해 질 것이다.

도 1은 본 발명의 실시예에 따라서 실시된 데이터 액세스 장치(a data access arrangement)를 포함하는 컴퓨터 시스템,

도 2a 및 도 2b는 각기 본 발명의 실시예 및 종래 기술에 따른 제 1 DRAM 페이지 크기에 대한 데이터 액세스 장치를 예증하는 도면,

도 3은 도 2b의 데이터 액세스 장치에 대한 메모리 액세스 맵핑(mapping),

도 4a 및 도 4b는 각기 본 발명의 실시예 및 종래 기술에 따른 제 2 DRAM 페이지 크기에 대한 데이터 액세스 장치를 도시하는 도면,

도 5는 도 4b의 데이터 액세스 장치에 대한 메모리 액세스 맵핑을 도시하는 도면.

본 발명은 다양한 변형 및 또 다른 형태가 용이하나, 본 발명의 세부 사항은 도면의 예에 의해서 도시되었으며, 보다 상세히 설명될 것이다. 그러나, 이것은 기술된 특정한 실시예에 본 발명을 한정하려는 의도가 아님을 이해하여야 한다. 오히려, 본 발명은 첨부된 청구항에 의해서 규정된 본 발명의 사상 및 범주에 속하는 모든 변형, 등가물 및 대안을 포함한다.

본 발명은 다양한 컴퓨터 장치에 이용될 수 있으며, 다수의 데이터 뱅크가 동시에 개방되는 메모리 맵핑 장치와 관련된 이용에 있어서 특히 유리하다. 본 발명은 반드시 여기에 한정되지는 않으며, 이러한 환경에서의 다양한 예를 통하여 본 발명의 다양한 측면의 평가가 얻어질 수 있다.

본 발명의 제 1 실시예에 따르면, 메모리 맵핑 방식은 DRAM 열 어드레스 비트에 맵핑된 가장 낮은 CPU 어드레스 비트(the lowest CPU address bits mapped to the DRAM column address bits) 및 뱅크 어드레스(BA) 비트에 맵핑된 다음 상위의 CPU 어드레스 비트(the next highest CPU address bit(s) mapped to the bank address bits)를 이용한다. 상위 CPU 어드레스 비트는 행 어드레스 비트(the row address bits)에 맵핑된다. 이리하여, 다수의 페이지가 개방되면 이들은 연속적으로 되고 가상 페이지의 크기와 매칭되는 단일의 보다 큰 DRAM 페이지(a single larger DRAM page)와 동등하게 되도록, BA 비트는 전형적으로 2K 또는 4K 경계에 위치한다. 이러한 방식을 통해, DRAM 제어기는 바람직하게 열 어드레스 비트(the column address bits) 바로 "위에" BA 비트가 위치하게 되는데, 이러한 것은 연속적이고, 가상 메모리 페이지 전체와 대등한 다수의 개방 페이지를 이용함으로써 구현된다. 결과적으로, 액세스가 가상 메모리 페이지 전역에 걸쳐 이루어질 때에는 DRAM 페이지를 반복하여 개방 및 폐쇄할 필요없이 가상 메모리 페이지내의 어디서든디 DRAM 액세스가 가능하게 된다.

다른 실시에에서, 시스템은 가상 메모리 페이지만큼 큰 페이지 크기를 지원할 수 있는 SDRAM(동기식 DRAM(synchronous DRAM))의 뱅크를 더 포함한다. 이러한 장치는 상이한(예를 들면, 보다 높은) 어드레스 비트가 BA 비트에 맵핑되게 함으로써 제 1 실시예에 제공된다. 이러한 방식은 각각의 두 개의 DRAM 페이지의 절반이 단일 가상 메모리 페이지에 맵핑되지 않고 가상 메모리 페이지에 단일 DRAM 페이지가 맵핑되는 것을 가능하게 한다.

이제 도면을 참조하면, 도 1은 본 발명의 실시예에 따라서 실시된 데이터 액세스 장치(100)를 도시한다. 장치(100)는 본 발명을 구현할 수 있으며, 본 발명으로부터 이익을 얻게되는 다양한 타입의 CPU 기반 데이터 프로세서 중에서 하나를 예시하한 것이다. 예를 들면, 장치(100)는 PC의 마더보드(a motherboard)일 수 있다.

장치(100)는 단일 프로세서(a single-processor) 또는 멀티프로세서(multi-processor) 아키텍쳐일 수 있는 CPU(110)와, 버스 제어기(114)와, 디스플레이 제어기(117), 실시간 클럭(a real-time clock)(118), 외부 메모리 디바이스(119)를 포함하는 주변 장치와, DRAM(124a) 및 SRAM(124b)를 포함하는 로컬 메모리(124)를 포함한다. CPU(110)는 CPU(110) 및/또는 장치(110)의 사양에 의해서 정의된 어드레스, 데이터 및 제어 신호를 경유하여 버스 제어기(114)와 통신한다.

CPU(110)로부터의 인스트럭션에 따라서, 버스 제어기(114)는 CPU(110)로부터 수신된 어드레스를 DRAM(124a) 및/또는 SDRAM(124b)내에 지정된 데이터 뱅크(designated banks of data)에 맵핑한다. DRAM(124a) 및 SDRAM(124b) 각각은 다수의 메모리 셀 어레이(a plurality of memory cell arrays)를 포함하며, 이들 어레이는 타이밍을 지정하거나 액세스가 "판독" 액세스인지 또는 "기록" 액세스인지를 결정하기 위한 맵핑된 어드레스, 신호 및 제어 신호를 이용하여 액세스되며 리플레쉬(refresh)된다. 다른 응용에 있어서, 버스 제어기(114)는 응용에 따라서 CPU(110)의 일부로서 통합되거나, 별개의 회로로서 통합된다. 본 기술 분야의 당업자라면 도 1에 도시된 아키텍쳐가 단순히 많은 예의 방식 중의 하나임을 알 것인데, 한 통상적인 변형은 버스에 결합되어 용인된 PCI 통신 프로토콜(PCI communication protocol)을 이용하여 CPU(110)가 추가적인 주변 장치와 통신하는 것을 가능하게 하는 PCI(주변 접속 인터페이스) 브리지를 포함한다.

도 2a 및 3에는 본 발명의 실시예에 따라서 실시되며 도 1에 도시된 아키텍쳐와 관련하여 유용한 데이터 액세스 장치가 도시된다. 이러한 실시예에서, 도 1의 버스 제어기(114)는 메모리(124), 다른 주변 장치(117 내지 119)와, 만약 존재한다면 PCI 브리지(PCI bridge)로의 맵핑을 조정하는 데에 이용될 수 있다. 메모리에 대한 맵핑을 위해, 버스 제어기(114)는 버스 제어기(114)내의 설계되거나 프로그램된 구성 레지스터 세팅마다 각각의 DRAM 메모리 뱅크에 대하여 개시 및 종료 어드레스를 생성하는 구성 디코딩 로직(configuration decoding logic)을 포함한다. 레지스트 세팅은 뱅크 크기를 확립하며, 하나 이상의 뱅크의 선택을 나타내는 신호를 생성하는 데에 이용된다.

다른 실시예는 4 킬로바이트의 가상 페이지 크기에 대하여 구성된 Intel X86 타입 CPU와 같은 컴퓨터 시스템을 이용한다. 이러한 시스템에 대한 메모리 사양은 16 메가바이트의 최소 SDRAM 메모리 및 512 메가바이트의 최대 지원 SDRAM 메모리를 포함할 수 있다. 도 2a 및 도 2b는 2 킬로바이트의 SDRAM 페이지 크기에 해당하는 8개의 열 어드레스 라인(column address lines)을 가지는 SDRAM 메모리를 가지는 이러한 시스템에 대한 가상 페이지 크기 비교를 도시한다. 도 2b에는 통상적인 맵핑이 도시되어 있는데, 뱅크 어드레스 비트 BA0은 어드레스 비트 A12에 맵핑된다. 도 2a에 도시된 바와 같이, 본 발명의 실시예에 따른 맵핑은 뱅크 어드레스 비트 BA0를 어드레스 비트 A11에 맵핑시켜 0 내지 4 킬로바이트의 가상 메모리를 개방한다.

도 3은 통상적인 맵핑 방식(도 2b)과는 다른 도 2a의 데이터 액세스 장치에 대한 메모리 액세스 맵핑을 도시하는데, 도 2a의 메모리 액세스 맵핑은 최 하위 어드레스 비트를 어드레스 열 비트로 지정하고 (4개의 DRAM 데이터 뱅크를 선택하기 위하여) 다음 상위의 비트(A11 및 A12)를 뱅크 어드레스 비트 BA0 및 BA1로 지정한다. 다음 상위의 어드레스(>A12)는 행 어드레스 비트로 지정된다. JEDEC 권고와 일치하는 도 3의 어드레스 비트 A10아래의 "P" 심볼은 자동 사전 충전 비트(an auto-precharge bit)이며, 2개의 데이터 뱅크가 동시에 개방되는 경우에 이용된다.

도 4a 및 도 4b는 4 킬로바이트의 SDRAM페이지 크기 및 9개의 열 어드레스 라인을 구비하여 전체 가상 페이지와 대등하게 되는 시스템에 대한 가상 페이지 크기 비교를 도시한다. (도 2a 및 도 3과 관련하여 기술된 바와 같이)BA0을 A11에 맵핑하는 것은 바람직하지 않은데, 그 이유는 이러한 맵핑이 양 4K DRAM 페이지의 일 부분을 DRAM내의 단일 K 가상 페이지에 전용할 것이기 때문이다. 도 4a는 BA0 및 BA1을 A12 및 A13로 지정하게 되면 개방 DRAM의 각각의 4 킬로바이트가 상이한 가상 페이지에 독립적으로 할당되는 것이 가능하게 되는 원하는 맵핑을 도시한다. 도 4b는 바람직하지 않은 BA0의 A11로의 맵핑을 도시하는데, 여기서 두 개의 뱅크의 가상 DRAM은 개방되어 단일 가상 페이지에 맵핑되어야 한다.

도 5는 다른 데이터 액세스 장치에 대한 메모리 액세스 맵핑을 도시한다. 도 2a의 맵핑 방식과 유사하게, 이러한 메모리 액세스 맵핑은 어드레스 열 비트용으로 최 하위 어드레스 비트를 지정하고, 뱅크 어드레스 비트 BA0 및 BA1용으로 다음 상위의 비트(A12 및 A13)를 지정하며, 행 어드레스 비트(row address bits)용으로 다음 상위의 어드레스 비트를 지정한다.

상기 기술된 다양한 실시예는 단지 예시로서 제공되었으며, 본 발명을 한정하려는 것이 아니다. 본 기술 분야의 당업자는 실시예 및 본 명세서에 도시되고 기술된 응용을 철저하게 따르지 않고도 본 발명에 이루어질 수 있는 다양한 변형 및 변화를 용이하게 알 수 있을 것이다. 예를 들면, 실시예는 8 킬로바이트의 가상 페이지 크기에 대하여 구성된 DEC Alpha CPU와 같은 컴퓨터 시스템에서 이루어질 수 있다. 이러한 변화는 다음의 청구항에서 기술된 바와 같은 본 발명의 범주내에 놓인다.

Claims (11)

1. 데이터를 디지털식으로(digitally) 처리하는 디지털 처리 수단(digital processing means)과,

   다수의 어드레스가능한 메모리 셀 뱅크(a plurality of addressable banks of memory cells) 내에 배열되며, 상기 뱅크들내에 상기 메모리 셀을 액세스하기 위한 열 및 행 비트(column and row bits)를 통하여 어드레스할 수 있는 어레이들을 가진 메모리 맵핑 회로(a memory mapping circuit)와,

   상기 디지털 처리 수단에 의해서 생성된 어드레스 및 제어 신호들을 지정하며, 어드레스가능한 열 어드레스 및 행 어드레스 비트(the addressable column address and row address bits)를 선택하기 위한 것으로, 하위 차수의 어드레스 비트의 그룹은 열 어드레스 비트를 선택하도록 지정되고, 다음 상위의 어드레스 비트의 그룹은 뱅크 어드레스 비트를 선택하도록 지정되며, 다음 상위의 어드레스 비트의 그룹은 행 어드레스 비트를 선택하도록 지정되는 로직 수단(logic means)을 포함하되,

   상기 메모리 맵핑 회로는 가상 페이지 크기보다 작은 메모리 장치 페이지 크기에 대응하는 열 어드레스 라인을 가지는 판독 기록 메모리용이고,

   상기 판독-기록 메모리는 DRAM이며,

   상기 메모리 맵핑 회로는 가상 페이지내로 완전히 맵핑되는 연속적인 DRAM 페이지의 세트에 대응하는 열 어드레스 라인을 가지는 판독-기록 메모리용인,

   컴퓨터 시스템.
2. 제 1 항에 있어서,

   상기 메모리 맵핑 회로는 8개의 열 어드레스 라인을 가지는 판독-기록 메모리용인, 컴퓨터 시스템.
3. 삭제
4. 제 1 항에 있어서,

   상기 메모리 맵핑 회로는 적어도 9개의 열 어드레스 라인을 가지는 판독-기록 메모리용인, 컴퓨터 시스템.
5. 삭제
6. 제 1 항에 있어서,

   상기 메모리 맵핑 회로는 8개의 열 어드레스 라인을 가지는 판독-기록 메모리용인, 컴퓨터 시스템.
7. 제 1 항에 있어서,

   상기 메모리 맵핑 회로는 적어도 9 개의 열 어드레스 라인을 가지는 판독-기록 메모리용인, 컴퓨터 시스템.
8. 삭제
9. 삭제
10. 삭제
11. 제 1 항에 있어서,

    상기 뱅크 어드레스 비트를 선택하도록 지정되는 다음 상위의 어드레스 비트의 그룹은, 상기 뱅크 어드레스를 선택하기 위한 모든 어드레스 비트들을 포함하는 컴퓨터 시스템.

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