JPH0364115A - Schmitt trigger circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は波形整形などに使用するシュミットトリガ回
路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a Schmitt trigger circuit used for waveform shaping and the like.
〔従来の技術］
緩やかな立上りや立下りを持つ電圧信号を急しゅんな立
上り中立下９の電圧信号に変換する場合シュミットトリ
ガ回路を用いることが多い。[Prior Art] A Schmitt trigger circuit is often used to convert a voltage signal that has a gradual rise or fall into a voltage signal that has a sharp rise, middle, or fall.
＠３図はシュミットトリガ回路の論理記号図である。図
にかいて、（１０）ばＶユミットトリガ回路、（１）は
入力端子、（２）は出力端子である。Figure @3 is a logic symbol diagram of a Schmitt trigger circuit. In the figure, (10) is a V unit trigger circuit, (1) is an input terminal, and (2) is an output terminal.
第４図は、従来のシュミットトリガ回路の動作を説明す
る為の電圧波形を示すタイミングチャートである。第４
図にかいて、ｖｌは入力端子（１）の入力電圧、ｖ２は
出力端子（２）の出力電圧、ＶＩＰ 、ＷＩＮはそれぞ
れシュミットトリガ回路（１０）の入力の正方向スレッ
ショルド電圧と負方向スレッショルド電圧を示している
。FIG. 4 is a timing chart showing voltage waveforms for explaining the operation of a conventional Schmitt trigger circuit. Fourth
In the figure, vl is the input voltage of the input terminal (1), v2 is the output voltage of the output terminal (2), VIP and WIN are the positive threshold voltage and negative threshold voltage of the input of the Schmitt trigger circuit (10), respectively. It shows.
次に動作について説明する。第４図にかいて、入力電圧
Ｖｌが１Ｈ”から１Ｌ１へゆるやかに立下がり、時刻ｔ
Ｉにかいて負方向スレッショルド電圧ＶＩＮ以下になる
。この時、出力電圧ｖ２は瞬時に＃Ｌ′から１Ｒ＃に立
上がる。次に入力電圧ｖｌが１ＬＲからゆるやかに立上
る時、時刻ｔ３からｔ４迄の幅を持つノイズ電圧が入力
電圧ｖｌに重畳している。この場合、時刻ｔ３にかいて
入力電圧ｖｌが正方向スレッショルド電圧Ｖｌρ以上に
なり、出力電圧ｖ２は瞬時にｓＨ＃から＃Ｌ″に立下が
る。Next, the operation will be explained. In FIG. 4, the input voltage Vl gradually falls from 1H" to 1L1, and at time t
I becomes less than the negative threshold voltage VIN. At this time, the output voltage v2 instantaneously rises from #L' to 1R#. Next, when the input voltage vl rises slowly from 1LR, a noise voltage having a width from time t3 to t4 is superimposed on the input voltage vl. In this case, the input voltage vl becomes equal to or higher than the positive threshold voltage Vlρ at time t3, and the output voltage v2 instantly falls from sH# to #L''.
［発明が解決しようとする課題］
従来のシュミットトリガ回路は以上のように構成されて
いるので、入力電圧Ｖｌがノイズ等によシ瞬時正方向ス
レッショルド電圧ＶＩＰ （他の場合、負方向スレッシ
ョｐ）″電圧ＶＩＮ ）を越した時点で出力電圧ｖ２が
変化する。この為、ノイズ環境の悪い条件下で使用する
場合は、ノイズに対して誤動作しやすいという問題点が
あった。[Problems to be Solved by the Invention] Since the conventional Schmitt trigger circuit is configured as described above, the input voltage Vl is protected from noise etc. by instantaneous positive threshold voltage VIP (in other cases, negative threshold P). The output voltage v2 changes when it exceeds the voltage VIN. Therefore, when used in a bad noise environment, there is a problem that malfunctions are likely to occur due to noise.
この発明は、上記のような問題点を解消するためになさ
れたもので、ノイズに対して誤動作しにくいシュミット
トリガ回路を得ることを目的としている。The present invention was made to solve the above-mentioned problems, and aims to provide a Schmitt trigger circuit that is less likely to malfunction due to noise.
〔課題を解決するための手段」
この発明に係るシュミットトリガ回路は、スレッショル
ドレベル切換え回路と出力バッファ回路間に信号遅砥を
発生させるコンデンサを設けたものである。[Means for Solving the Problems] A Schmitt trigger circuit according to the present invention is provided with a capacitor that generates signal delay abrasion between a threshold level switching circuit and an output buffer circuit.
［作用］
この発明にかいては、スレッショルドレベル切換え回路
の出力信号がコンデンサによって積分されて出力バッフ
ァ回路へ入力され、出力バッファ回路の出力信号が出力
端子へ出力されると同時にスレッショルドレベル切換見
回路へフィードバックされるので、入力信号に重畳した
ある一定時間幅のノイズでは誤動作しない。[Function] According to the present invention, the output signal of the threshold level switching circuit is integrated by the capacitor and inputted to the output buffer circuit, and the output signal of the output buffer circuit is output to the output terminal, and at the same time, the threshold level switching circuit is integrated. Since the input signal is fed back to the input signal, noise over a certain period of time superimposed on the input signal will not cause malfunction.
〔実施例Ｊ 以下、この発明の一実施例について説明する。[Example J An embodiment of the present invention will be described below.
第１図はシュミットトリガ回路の回路図である。FIG. 1 is a circuit diagram of a Schmitt trigger circuit.
図にかいて、（１）は入力端子、（２）は出力端子、（
３）はスレッショルドレベル切換見回路、（４）はコン
デンサ、（５）は出力バッファ回路、（６）は電源端子
、（７）は接地端子、（８）、（１０） 、 （１１）
、（１４）はＰチャンネ）ｖ ｙ１ｏｓｈヲンジスタ
、（９）、（１２） 、（１３）、（１５）はＮチャン
ネルＭＯ８）ヲンジスタを示す。コンデンサは容量値Ｃ
を持つ。In the figure, (1) is the input terminal, (2) is the output terminal, (
3) is a threshold level switching circuit, (4) is a capacitor, (5) is an output buffer circuit, (6) is a power supply terminal, (7) is a ground terminal, (8), (10), (11)
, (14) are P-channel MO8 registers, and (9), (12), (13), and (15) are N-channel MO8 registers. The capacitor has a capacitance value C
have.
第２図は第１図の回路各部の電圧波形を示すタイミング
チャートである。図にかいて、Ｌｌ、Ｖ２、ＶＩＰ、Ｖ
ＩＮは第４図の従来例に示したものと同じであり、”Ｊ
ａは第１図に示すａ点の電圧、ＶａＴはａ点を入力とす
るＮチャネｌｖＭＯ８）ランジスタ（１２）、（１３）
で構成されるインバータタイプの出カバソファ回路のス
レッショルド電圧を示している。FIG. 2 is a timing chart showing voltage waveforms at various parts of the circuit shown in FIG. In the figure, Ll, V2, VIP, V
IN is the same as that shown in the conventional example in FIG.
a is the voltage at point a shown in Figure 1, and VaT is the N-channel lvMO8) transistor (12), (13) whose input is point a.
It shows the threshold voltage of an inverter type output sofa circuit consisting of.
以下、第１図、第２図に基づいて動作を説明する。The operation will be explained below based on FIGS. 1 and 2.
時刻ｔＩまでの期間、出力電圧ｖ２が１Ｈ１であるため
、ＰチャネルＭ０８）ランジスタ（１１）はオフしてか
り、Ｐチャネル１０Ｂ）ヲンジスタ（８）、及ヒＮチャ
ネルＭＯ８）ヲンジスタ（９）、（１２）の各ドレイン
電流ＩＤ８、ＩＤ９、ＩＤ１２は次式の関係にある。During the period up to time tI, the output voltage v2 is 1H1, so the P-channel M08) transistor (11) is turned off, and the P-channel 10B) transistor (8), and the N-channel MO8) transistor (9), ( 12), each of the drain currents ID8, ID9, and ID12 has the following relationship.
ＩＤＩＩ ＜ＩＤ９ ＋ＩＤ１２
従って、コンデンサ（４）は放電されてかり、電圧Ｖａ
はＯｖになっている。IDII < ID9 + ID12 Therefore, the capacitor (4) is discharged and the voltage Va
is Ov.
時刻ｔｌを過ぎて入力電圧ｖｌが負方向スレッショ〃ド
電圧ＶＩＮ以下になるとドレイン電流ＩＤ８、ＩＤ９、
ＩＤ１２の関係は次式で示される。When the input voltage vl becomes less than the negative threshold voltage VIN after time tl, the drain currents ID8, ID9,
The relationship of ID12 is shown by the following equation.
ＩＤ８＞ＩＤＩＩ ＋ＩＤ１２
この結果、コンデンサ（４）は次式で表わされる電流工
。で充電される。ID8>IDII +ID12 As a result, capacitor (4) has a current value expressed by the following formula. will be charged.
ｒｅ ＝Ｉｏｓ −（Ｉｏｎ ＋ ＩＤ１２ ）この充
電により、電圧Ｖａが時間とともに高くなり、時刻ｔ２
を過ぎてスレッショルド電圧ｖａＴ以上になると出力電
圧ｖ２は＃Ｌ“になる。この結果、Ｎチャネル［０８）
ランジスタ（１２）がオフになり、Ｐチャネ／ｌ／ＭＯ
８）ランジスタ（１１）はオンし、電流工。は次式で表
わされる値に増大する。re = Ios - (Ion + ID12) Due to this charging, the voltage Va increases with time, and at time t2
When the voltage exceeds the threshold voltage vaT, the output voltage v2 becomes #L". As a result, the N channel [08]
The transistor (12) is turned off and the P channel/l/MO
8) The transistor (11) is turned on and the current is turned on. increases to the value expressed by the following equation.
Ｉｃ＝（工ｏｓ＋Ｉｏ１１）−ｒｏｌｌこのため、コン
デンサ（４）は急速に充電される。Ic=(os+Io11)-roll Therefore, the capacitor (4) is rapidly charged.
次に時刻ｔ３からｔｔ−ｉでは入カ電圧Ｖ１にノイズ電
圧が重畳され、そのピーク値は正方向スレッショルド電
圧ＶＩＰを越えている。この結果、ドレイン電流ＩＤＩ
Ｉ、ＩＤ９、ＩＤ目の関係と電流工。は次式で表わされ
る。Next, from time t3 to tt-i, a noise voltage is superimposed on the input voltage V1, and its peak value exceeds the positive threshold voltage VIP. As a result, the drain current IDI
The relationship between I, ID9, and ID eyes and current work. is expressed by the following equation.
Ｉｏ８＋ ＩＤＩＩ ＜Ｉｏｎ
Ｉｃ＝ＩＤ１１−（ＩＤ８＋ＩＤ１１）コンデンサ（４
）は電流Ｉｃによジ放電され、電圧Ｖａは低下するが時
刻ｔ４にかいてノイズ電圧が無くなった暗電圧Ｖａはス
レッショルド電圧ｖａＴ以上であり、従って出力電圧ｖ
２は変化しない。Io8+ IDII <Ion Ic=ID11-(ID8+ID11) Capacitor (4
) is discharged by the current Ic, and the voltage Va decreases, but at time t4, the dark voltage Va at which the noise voltage disappears is higher than the threshold voltage vaT, and therefore the output voltage v
2 does not change.
時刻ｔ４を過ぎると再びコンデンサ（４）は充電される
。After time t4, the capacitor (4) is charged again.
次に時刻ｔ５を過ぎて、入力電圧Ｖｌが正方向スレッシ
ョルド電圧ｖｌｐを越すと時刻ｔ３後と同様にコンデン
サ（４）が放電され時刻ｔ６を過ぎて電圧Ｖａがスレッ
ショルド電圧ｖａＴより下がると出力電圧Ｖｌは“Ｈ”
になる。Next, after time t5, when the input voltage Vl exceeds the positive threshold voltage vlp, the capacitor (4) is discharged in the same way as after time t3, and when the voltage Va falls below the threshold voltage vaT after time t6, the output voltage Vl is “H”
become.
この結果、Ｐチャネ／ｌ／ＭＯ８）フンジスタ（１１）
がオフし、ＮチャネルＭＯ８）フンジスタ（１２）がオ
ンし、コンデンサ（４）を放電する電流Ｉｃは次式で表
わされる値に増加する。As a result, P channel/l/MO8) Funjista (11)
turns off, the N-channel MO8) fungistor (12) turns on, and the current Ic discharging the capacitor (4) increases to a value expressed by the following equation.
Ｉｃ＝（Ｉｓ＋工１２）−Ｉ８ これにより、コンデンサ（４）の放電は速くなる。Ic = (Is + engineering 12) - I8 This speeds up the discharge of the capacitor (4).
時刻ｔ３〜ｔ４のノイズ電圧によ・る出力電圧Ｖｌの変
化は無い。この出力電圧Ｖｌへ影響を与えないノイズ幅
の最大１ｉ１１ ｔＷ（ＭＡｘ ）は次式で表わされる
ｔｗ（ｇＡｘ） ＝ （”ＪＢ（Ｍｋｘ ） −ｖａＴ
）−、、Ｃ（Ｓ）Ｉｃ ＝ ＩＤ９−（Ｉｎｓ ＋ Ｉ
ｏ ＋ｔ ）ここで、電源電圧をＶＤＤとした場合、電
圧Ｖａの最大値Ｖａ（ＭＡｘ）はＶｏｏ、ｔた、スレッ
ショルド電圧ｖａ７＝圭ＶＤＤに設定すれば、
ｔｗ（ＭＡｘ）＝’ ＶＤＤＣ
２］τ−
さらに、ノイズ重畳時の入力電圧Ｖｌの波高値をＶＯＯ
と仮定すればＰチャネＡ／Ｍ０８）ランジスタ（１１）
、Ｎチャネ／Ｌ／ＭＯＳトランジスタ（１２）はオフで
あるからＩＣ”ＩＤ９となるため、ノイズ幅の最大［ｔ
ｌｙ（ＭＡｘ）は次式に整理される。There is no change in the output voltage Vl due to the noise voltage between times t3 and t4. The maximum noise width 1i11 tW (MAX) that does not affect this output voltage Vl is expressed by the following formula tw (gAx) = ("JB (Mkx) - vaT
)−,,C(S)Ic=ID9−(Ins+I
o +t) Here, when the power supply voltage is VDD, the maximum value Va (MAX) of the voltage Va is Voo, t.If the threshold voltage va7 = Kei VDD is set, tw (MAX) = 'VDDC 2]τ - Furthermore, the peak value of the input voltage Vl when noise is superimposed is VOO
Assuming that, P channel A/M08) transistor (11)
, since the N-channel/L/MOS transistor (12) is off, the IC"ID is 9, so the maximum noise width [t
ly(MAX) can be rearranged by the following formula.
ｔｗ（ＭＡｚ） ＝ Ｌ ”’ Ｃ ＩＤ９ なか、ドレイン電流より９は次式で表わされる。tw(MAz)= L”’ C ID9 Among them, 9 is expressed by the following equation from the drain current.
ＩＤ９ ：β±号二２
この式中、βばＮチャネ／ｌ／ＭＯＢ）フンジスタ（９
）の形状で、ＶＴ、は製造方式で決まる。なｋ 、 Ｖ
Ｏ２はｖＩこの場合ＶＤＤに等しい。ID9: β±No. 2 2 In this formula, β is N channel/l/MOB) Funjista (9
), and VT is determined by the manufacturing method. Nak, V
O2 is equal to vI in this case VDD.
従って、許容されるノイズ幅の最大値ｔ、ｙ （ｈＤ−
ｘ ）は、電源電圧ＶＤＤとＮチャネルＭＯ８）ランジ
スタ（９）の形状とコンデンサ（４）の容量値Ｃで設定
できる。Therefore, the maximum allowable noise width t, y (hD−
x) can be set by the power supply voltage VDD, the shape of the N-channel MO transistor (9), and the capacitance value C of the capacitor (4).
なか、入力電圧Ｖｌが、立下り時に負方向スレッショル
ド電圧ＶＩＮより低くなるようなノイズが重畳した場合
は、工。＝工８とな９．ＰチャネルＭＯＳトランジスタ
（８）の形状が影響する。However, if noise is superimposed that causes the input voltage Vl to become lower than the negative threshold voltage VIN at the time of falling, the problem may occur. = Engineering 8 and Na 9. The shape of the P-channel MOS transistor (8) has an influence.
また、正方向スレツＳ／！ｉｖド電圧Ｖ＋ｐはＰチャネ
ルＭＯ８）ヲンジスタ（８） 、（１０） 、 （１１
）、ＮチャネルＭＯ８Ｉ−ランジスタ（９）の形状、負
方向スレッショルド電圧ＶＩＮはＰチャネ／Ｌ／ｖｔｏ
ｓ＋−ランジスタ（８）Ｎチャネ／Ｌ’ＭＯ８）’７ン
ジスタ（９） 、（１２） 、 Ｉ’１３）の形状、ス
レッショルド電圧ｖａＴはＰチャネルＭＯＳトランジス
タ（１４）、ＮチャネＡ／ＭＯ８）ランジスタ（１５）
の形状で設定できる。Also, forward thread S/! iv voltage V+p is P channel MO8) register (8), (10), (11
), shape of N-channel MO8I-transistor (9), negative threshold voltage VIN is P-channel/L/vto
The shape and threshold voltage vaT of s+- transistor (8) N-channel/L'MO8)'7 transistor (9), (12), I'13) are P-channel MOS transistor (14), N-channel A/MO8) transistor (15)
It can be set in the shape of
Ｌ発明の効果］
以上の様に、この発明によれば、スレッショルドレベル
切換え回路と出力バッファ回路との間に遅延回路を挿入
したことにより、入力電圧に重畳されたノイズ電圧によ
り誤出力しにくいシュミットトリガ回路が得られる。[Effects of the Invention] As described above, according to the present invention, by inserting the delay circuit between the threshold level switching circuit and the output buffer circuit, the Schmitt filter is less likely to be erroneously output due to noise voltage superimposed on the input voltage. A trigger circuit is obtained.
第１図は、この発明の一実施例によるシュミットトリガ
回路の回路図、第２図は第１図の＠Ｊ絡各部の電圧波形
を示すタイミングチャート。
第３図は、シュミットトリガ回路の一般的な論理記号図
、第４図は、従来のシュミットトリガ回路の電圧波形を
示すタイミングチャートである。
図にかいて、（１）は入力端子、（２）は出力端子、（
３）はスレッショルドレベル切換見回路、（４）はコン
デンサ、（５）は出力バッファ回路、（６）は電源端子
、（７）は接地端子、（８）、（１０）、（ＩＩＬ（１
４）はＰチャネルＭＯＳトランジスタ、（９） 、（１
２） 、 （１３） 、 （１５）ばＮチャネルｖｏｓ
トランジスタである。
なか、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram of a Schmitt trigger circuit according to an embodiment of the present invention, and FIG. 2 is a timing chart showing voltage waveforms at various parts of the @J circuit in FIG. FIG. 3 is a general logic symbol diagram of a Schmitt trigger circuit, and FIG. 4 is a timing chart showing voltage waveforms of a conventional Schmitt trigger circuit. In the figure, (1) is the input terminal, (2) is the output terminal, (
3) is a threshold level switching circuit, (4) is a capacitor, (5) is an output buffer circuit, (6) is a power supply terminal, (7) is a ground terminal, (8), (10), (IIL(1)
4) is a P-channel MOS transistor, (9), (1
2), (13), (15) N channel vos
It is a transistor. In the figures, the same reference numerals indicate the same or corresponding parts.
Claims (1)
るスレッショルドレベル切換え回路と、上記スレツショ
ルドレベル切換え回路の出力電流で充放電されるコンデ
ンサと、上記コンデンサの両端電圧を入力してその出力
を上記出力端子に接続した出力バッファ回路から成り、
入力端子からの入力信号が設定時間幅以下の場合、出力
端子からの出力信号が変化しないことを特徴とするシユ
ミットトリガ回路。A threshold level switching circuit that receives signals from the input and output terminals and outputs current, a capacitor that is charged and discharged by the output current of the threshold level switching circuit, and a voltage that inputs the voltage across the capacitor and outputs it. It consists of an output buffer circuit connected to the above output terminal,
A Schmitt trigger circuit characterized in that when the input signal from the input terminal is less than a set time width, the output signal from the output terminal does not change.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200525A JP2605879B2 (en) | 1989-08-01 | 1989-08-01 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200525A JP2605879B2 (en) | 1989-08-01 | 1989-08-01 | Schmitt trigger circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0364115A true JPH0364115A (en) | 1991-03-19 |
| JP2605879B2 JP2605879B2 (en) | 1997-04-30 |
Family
ID=16425761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1200525A Expired - Lifetime JP2605879B2 (en) | 1989-08-01 | 1989-08-01 | Schmitt trigger circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605879B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341033A (en) * | 1992-11-23 | 1994-08-23 | Analog Devices, Inc. | Input buffer circuit with deglitch method and apparatus |
| US5739713A (en) * | 1995-12-19 | 1998-04-14 | Advanced Micro Devices, Inc. | Deconvolution input buffer compensating for capacitance of a switch matrix of a high density programmable logic device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877317A (en) * | 1981-11-02 | 1983-05-10 | Matsushita Electric Ind Co Ltd | Schmitt tigger circuit |
| JPS5946030U (en) * | 1982-09-14 | 1984-03-27 | 和泉電気株式会社 | Schmitt circuit |
| JPS61145924A (en) * | 1984-12-19 | 1986-07-03 | Nec Ic Microcomput Syst Ltd | Schmitt trigger circuit |
| JPS6276811A (en) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Schmitt circuit |
-
1989
- 1989-08-01 JP JP1200525A patent/JP2605879B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877317A (en) * | 1981-11-02 | 1983-05-10 | Matsushita Electric Ind Co Ltd | Schmitt tigger circuit |
| JPS5946030U (en) * | 1982-09-14 | 1984-03-27 | 和泉電気株式会社 | Schmitt circuit |
| JPS61145924A (en) * | 1984-12-19 | 1986-07-03 | Nec Ic Microcomput Syst Ltd | Schmitt trigger circuit |
| JPS6276811A (en) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Schmitt circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341033A (en) * | 1992-11-23 | 1994-08-23 | Analog Devices, Inc. | Input buffer circuit with deglitch method and apparatus |
| US5739713A (en) * | 1995-12-19 | 1998-04-14 | Advanced Micro Devices, Inc. | Deconvolution input buffer compensating for capacitance of a switch matrix of a high density programmable logic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605879B2 (en) | 1997-04-30 |
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