JPH0362276B2 - - Google Patents

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JPH0362276B2
JPH0362276B2 JP59227252A JP22725284A JPH0362276B2 JP H0362276 B2 JPH0362276 B2 JP H0362276B2 JP 59227252 A JP59227252 A JP 59227252A JP 22725284 A JP22725284 A JP 22725284A JP H0362276 B2 JPH0362276 B2 JP H0362276B2
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JP
Japan
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image memory
image data
data
image
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JP59227252A
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JPS61105592A (ja
Inventor
Makoto Fujita
Yasushi Fukunaga
Jutaro Hori
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59227252A priority Critical patent/JPS61105592A/ja
Publication of JPS61105592A publication Critical patent/JPS61105592A/ja
Publication of JPH0362276B2 publication Critical patent/JPH0362276B2/ja
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  • Image Input (AREA)
  • Image Processing (AREA)
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  • Memory System (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、画像メモリ上の画像データを高速に
読み出し、書き込む装置に係り、特に、画像メモ
リ上の任意の画像データを、画像メモリ上の別の
場所に転送するに好適な画像メモリのアクセス装
置に関する。
〔発明の背景〕
従来の装置は、米国Advanced Micro
Devices社刊“Bipolar Microprocessor Logic
and lnterface Data Book”内6−133頁より6
−144頁に記載のように、画像データを読み出し、
別の場所に転送する処理を、マイクロプロセツサ
によつて構成していた。また、特開昭59−128663
号公報に記載のように、読み出す画像データの領
域と、転送先の画像データの領域に重なりが有る
場合には、プログラムによつて、前記マイクロプ
ロセツサを制御し、画像データを転送する順番を
適切に決定することにより実現していた。
しかし、画像の精細化,フルカラー化に伴つて
大容量となる画像メモリを制御するためには、マ
イクロプロセツサでは、十分な高速性を得ること
が難しく、多重化,並列化による高速化手法を用
いてもコストが上昇するという問題が有る。例え
ば、1280×1024画素で、1画素8ビツトにより構
成された画像メモリは、1マシンサイクルで、16
ビツトのローテート・マージ処理が行えるプロセ
ツサで、処理を行つたとしても、画像メモリのメ
モリサイクルタイムを600n secとすると、画像メ
モリ全画面分の大きさの画像を転送する場合、約
0.4秒も必要となる。ローテート・マージ処理と
いうのは、2つのデータから、数ビツトずつデー
タを切り出して接続したデータを作り出す処理で
ある。(前記“Bipolar Microprocessor Logic
and lnterface Data Book”の6−27頁参照) 〔発明の目的〕 そこで、本発明の目的は、画像メモリ上の画像
の転送を少ないハードウエアで高速に行える、画
像メモリのアクセス装置を提供することにある。
〔発明の概要〕
本発明は、画像データの転送を高速にするため
に、画像データを蓄えるレジスタを2つ直列に接
続し、画像メモリから送り出される画像データを
順次、高速に更新する構成にし、かつ、転送元,
転送先の画像データが重なりを持つ場合、転送方
向を切換えるための上記2つのレジスタを選択す
るセレクタと、転送元と転送先の画像データとの
メモリバウンダリを合わせるシフタを設け、上記
レジスタに蓄えられた画像データを任意の数だけ
1度にシフトすることを特徴とするものである。
〔発明の実施例〕
以下に示す、本発明の一実施例である画像メモ
リのアクセス装置を含む全体構成は、システム全
体を制御する中央処理装置、本発明の一実施例で
ある画像メモリのアクセス装置と、前記中央処理
装置からの命令により、該画像メモリのアクセス
装置を制御する、画像処理プロセツサから成り、
画像メモリの内容を、例えば、CRT
(Cathoderay Tube)などの表示装置に表示させ
る場合には、前記画像メモリのアクセス装置の画
像メモリに直接接続し、画像メモリ内のデータを
読み出し、ビデオ信号に変換する画像メモリの表
示制御装置から構成されている。
以下、本発明の一実施例を第1図,第2図,第
3図,第4図により説明する。
第1図は、画像データを記憶する画像メモリ3
と、画像メモリ3のアドレスを制御するアドレス
制御回路2と、画像メモリ3の読み出し、書き込
みを制御する書き込み制御回路4と、画像メモリ
3の出力信号331を保持する直列に接続された
2つのレジスタ14,15と、レジスタ14の出
力信号112と、レジスタ15の出力信号111
を選択する2つのセレクタ12,13と、セレク
タ12の出力信号113とセレクタ13の出力信
号114を、シフト量103に従つてシフトする
バレルシフタ11とから構成された画像データ制
御回路1とから成る画像メモリのアクセス装置の
構成を示したブロツク図である。
第1図に示した、画像メモリのアクセス装置
は、例えば、ビツトスライス型のプロセツサによ
りマイクロプログラムによつて制御される。
次に、第1図で示した画像メモリのアクセス装
置の動作を第2図に示した画像データの転送処理
の具体例に従つて説明する。
まず、第2図bに示すように、画像メモリ3上
の任意の画像38を、別の場所39に転送する場
合について説明する。
画像メモリ3は、第3図に示す様に8個のダイ
ナミツクRAMにより構成されており、アドレス
制御回路2からのアドレス信号323により、画
像メモリ上の1ワードすなわち8ビツトのデータ
を書き込み信号343によつて1ビツト単位で、
出力信号331に読み出し、入力信号313上の
データの書き込みが行われる。この様に、画像メ
モリ3は読み出し,書き込みが8ビツト、すなわ
ち1ワード単位に行われるため、第2図bの画像
データを、走査方向に転送する場合、第2図aに
示すように、転送先の画像データ31,32を適
当にシフトし、転送先のメモリバウンダリに合わ
せた画像データ33を作り画像メモリに書き込
む。すなわちレジスタ14の画像データをレジス
タ15に移し、転送元の画像データ32の右側1
ワード分の画像データを新たにレジスタ14に格
納することにより、同じシフト量で転送先画像デ
ータ33の右の画像データ1ワード分を作る。こ
の処理をくり返すことにより1走査線分の画像デ
ータの転送を行うことができる。
この処理は、画像メモリのアクセス装置におい
ては、次のように制御される。
まず、転送元アドレスと転送先アドレスを格納
するレジスタと、該転送元アドレス及び転送先ア
ドレスを制御信号203でカウントアツプ、制御
信号204でカウントダウンし、アドレス選択信
号201で選択された転送元アドレス、あるいは
転送先アドレスをアドレス信号323に送出する
機能を有するアドレス制御回路2に、転送元アド
レスレジスタとして転送元画像データ31のアド
レスを、転送先アドレスレジスタへは、転送先画
像データ33のアドレスを格納する。各レジスタ
への格納は、格納するアドレスを、信号線211
上にのせ格納信号202を与えることによつて行
われる。次に、第4図に示した書き込み制御回路
4の書き込み信号401を読み出し(HIGH)側
にし、画像メモリ3を読み出しとする。次に、ア
ドレス選択信号201を転送元アドレスレジスタ
を選択するように指定し、アドレス信号323を
作るためのタイミング信号205を与えることに
より、画像メモリ3に転送元アドレスを与える。
次に、画像メモリのアクセス時間で決まるある一
定時間を経過し、出力信号331が確定したとこ
ろで、画像データ格納信号101を与え、レジス
タ14に、画像メモリ3上の画像データ31を取
り込む。同時にアドレス制御回路2内の転送元ア
ドレスレジスタをカウントアツプし、画像データ
32のアドレスをアドレス信号323を介し、画
像メモリ3に与える。
更に、画像メモリ3のアクセス時間を経過した
ところで、画像データ格納信号101を与えレジ
スタ14に画像データ32を取り込む。この時、
画像データ格納信号101は、レジスタ15にも
与えられているため、この時点で、画像データ3
2がレジスタ14、画像データ31がレジスタ1
5に格納される。次に、セレクタ12の出力信号
113をレジスタ15の出力信号111、セレク
タ13の出力信号114をレジスタ14の出力信
号112を各々選択するように、レジスタ選択信
号102を設定する。また、シフト量103で与
えられた数だけ、セレクタ12,13の出力信号
113,114を右にシフトし、下位8ビツトを
出力信号115に出力するバレルシフタ11に、
式(1)で与えられるデータのシフト量DIFをシフト
量103に与える。
DIF=(転送先の左端のX座標) −(転送元の左端のX座標)mod8 ……(1) (但し、A mod Bは、AをBで割つた余り
で0からB−1の値である。) バレルシフタ11の出力信号115は、この時
点で転送先のメモリバウンダリに合つた画像デー
タとなる。次に、書き込みデータを、転送元の画
像データとするか、外部からの画像データ116
とするかを選択するセレクタ16の選択する選択
信号104を、転送元の画像データを選択するよ
うに設定すると、画像メモリ3の入力信号313
上には、書き込む画像データ33が、セレクタ1
6より出力される。
次に、アドレス選択信号201を転送先アドレ
スレジスタを選択するように設定し、アドレス信
号323を送出する。更に、書き込み制御回路4
の書き込み信号401を書き込み(LOW)に設
定し、書き込みマスク信号411を設定する。書
き込みマスク信号411は、第4図に示したよう
に、書き込む8ビツトの内、LOWレベルに設定
されたビツトがマスク、すなわち、書き込みが行
われないようにする信号であり、転送先の画像の
左端と右端を処理する場合に用いる。
以上示した操作をくり返すことにより、1走査
線分の画像データの転送が行われる。
転送元画像と、転送先画像に重なりが存在する
場合には、特開昭59−128663号公報に記載されて
いるように、転送元アドレス,転送先アドレスの
制御を適切に行うことにより、正しく転送が行わ
れる。特に、転送元の画像と転送先の画像の領域
が、X座標のみ異り、転送元のX座標が転送先の
X座標より小さい場合には、転送の走査方向を右
から左にしなければならない。この時、レジスタ
選択信号102をセレクタ12がレジスタ14の
出力信号112を、セレクタ13が、レジスタ1
5の出力信号111を選択するように設定するこ
とによつて行える。
以上示した様に、本実施例によれば、転送元の
画像データを蓄えるレジスタを直列に接続したこ
とによつて、マイクロプロセツサにおいて、レジ
スタ間の転送を行うステツプが減り、高速とな
る。
また、セレクタ12、セレクタ13によつて、
画像メモリ上の転送元と転送先の画像データが重
りを持つ場合、転送処理を行う方向を自由に切換
えることが可能で、バレルシフタ11は、レジス
タ14の出力112と、レジスタ15の出力11
1をシフト量103で与えられたビツト数右にロ
ーテーシヨンするバレルシフタによつても構成で
きるが、そのハードウエア量は、本実施例の場合
約半分で実現可能である。なぜなら、1ワードの
ビツト数を、Nビツトとする時、本実施例におい
ては、2N個の2対1のセレクタ(2つのデータ
の内から1つのデータを選らぶ素子)とN個の
2N対1のセレクタ(2N個のデータから1つのデ
ータを選ぶ素子)で実現できるのに対し、セレク
タを用いない場合のバレルシフタは、2N個の2N
対1のセレクタが必要となる。2N対1のセレク
タに必要なゲート数は、Nに対し1次のオーダで
増加し、2対1のセレクタは、約1.5ゲートで実
現できる(詳細は、例えば、(株)日立製作所刊、
「日立CMOSゲートアレイマニユアル」参照)。
以上のように、バレルシフタの前段に、2つのセ
レクタを設けた構成を取ることにより、ハードウ
エア量を削減できる。
〔発明の効果〕
本発明によれば、画像メモリの出力データを、
2つの直列に接続されたレジスタに順次格納して
いく構成を取つているため、レジスタ間の転送を
行う必要がなく、レジスタフアイルとバレルシフ
タを持ち、ローテート・マージの機能を持つマイ
クロプロセツサに比べ少なくとも3/2倍高速に、
画像データの転送を行える。
また、前述の2つのレジスタを選択する2つの
セレクタをバレルシフタの前段に設けることによ
り画像データの転送方向を自由に切り換えること
が可能で、更にバレルシフタのハードウエア量が
約半分になる。
【図面の簡単な説明】
第1図は本発明の一実施例である画像メモリの
アクセス装置の構成ブロツク図、第2図はaが画
像メモリ上の画像データを走査方向に1ワードず
つ転送する処理を示した図、bは画像データの転
送を説明する図、第3図は画像メモリの構成図、
第4図は画像メモリの書き込み制御回路を示した
図である。 1……画像データ制御回路、2……アドレス制
御回路、3……画像メモリ、4……書き込み制御
回路、14,15……レジスタ、12,13,1
6……セレクタ、11……バレルシフタ、331
……画像メモリ出力信号、313……画像メモリ
入力信号、323……画像メモリアドレス信号、
101……画像データ格納信号、102……レジ
スタ選択信号、103……シフト量、401……
書き込み信号、201……アドレス選択信号。

Claims (1)

  1. 【特許請求の範囲】 1 画像データを記憶する画像メモリと、前記画
    像メモリのアドレスを発生し、前記画像メモリの
    読み出し、書き込みを制御する制御装置とからな
    る画像メモリのアクセス装置において、 前記画像メモリ上の複数の画像データである出
    力データを保持する直列に接続された2つのレジ
    スタと、前記2つのレジスタに蓄えられた画像デ
    ータを任意の数だけ1度にシフトし、前記画像メ
    モリの入力データとするシフタと、前記画像メモ
    リ上の処理する画素データの順番を制御する信号
    に基づき前記2つのレジスタに保持されるデータ
    の順番を切り換えて前記シフタへ出力する処理方
    向切り換え手段を設けたことを特徴とする画像メ
    モリのアクセス装置。 2 特許請求の範囲第1項記載の前記処理方向切
    り換え手段は、前記2つのレジスタと前記シフタ
    との間に設けた2つのレジスタを選択するセレク
    タであることを特徴とする画像メモリのアクセス
    装置。
JP59227252A 1984-10-29 1984-10-29 画像メモリのアクセス装置 Granted JPS61105592A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59227252A JPS61105592A (ja) 1984-10-29 1984-10-29 画像メモリのアクセス装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59227252A JPS61105592A (ja) 1984-10-29 1984-10-29 画像メモリのアクセス装置

Publications (2)

Publication Number Publication Date
JPS61105592A JPS61105592A (ja) 1986-05-23
JPH0362276B2 true JPH0362276B2 (ja) 1991-09-25

Family

ID=16857900

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JP59227252A Granted JPS61105592A (ja) 1984-10-29 1984-10-29 画像メモリのアクセス装置

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JP (1) JPS61105592A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
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JPH04301687A (ja) * 1991-03-29 1992-10-26 Mitsubishi Electric Corp 画像表示装置

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JPS61105592A (ja) 1986-05-23

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