JPH0358385A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH0358385A JPH0358385A JP1192029A JP19202989A JPH0358385A JP H0358385 A JPH0358385 A JP H0358385A JP 1192029 A JP1192029 A JP 1192029A JP 19202989 A JP19202989 A JP 19202989A JP H0358385 A JPH0358385 A JP H0358385A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
半導体装置に関し、
高ビット密度化、高速化、低消費電力化の要求に答えて
データ保持を行うことのできる半導体装置を提供するこ
とを目的とし、
デプレッション形のＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタを直列に接続し、ゲー
ト電位をＰチャネルＭＯＳトランジスタは高電位側に、
ＮチャネルＭＯＳトランジスタは低電位側に接続してλ
ダイオードを構成し、該λダイオードを直列にＮ個接続
し、λダイオードの電流が最小になる安定電位を用いて
（Ｎ＋１）種類のデータ保持を行うように構或する。[Detailed Description of the Invention] [Summary] The purpose of this invention is to provide a semiconductor device that can retain data in response to the demands for higher bit density, higher speed, and lower power consumption. A P-channel MOS transistor and an N-channel MOS transistor are connected in series, and the gate potential of the P-channel MOS transistor is set to the high potential side.
The N-channel MOS transistor is connected to the low potential side and
N λ diodes are connected in series, and (N+1) types of data are held using a stable potential at which the current of the λ diodes is minimized.
本発明は、半導体装置に係り、詳しくは、λダイオード
を直列に接続して複数種類のデータ保持を可能にした半
導体装置に関する。The present invention relates to a semiconductor device, and more particularly, to a semiconductor device in which λ diodes are connected in series to make it possible to hold a plurality of types of data.
ディジタルシステムにおいて情報の処理や演算を実行す
るには、２進数に符号化したデータを一旦記憶しており
、必要に応じてその内容を読み出すことのできる記憶装
置が必要である。In order to process information or perform calculations in a digital system, a storage device is required that temporarily stores data encoded in binary numbers and can read the contents as needed.
また、アナログからディジタルへの変換も重要で、構或
が簡単で性能のよいものが望まれる傾向にある。Furthermore, conversion from analog to digital is also important, and there is a tendency for something with a simple structure and good performance to be desired.
従来の記憶装置としては、半導体メモリが典型的であり
、例えばＳＲＡＭは双安定動作をするフリソプフロソプ
からなる記憶セルを用いて２値情報の記憶を行っている
。Semiconductor memories are typical of conventional storage devices, and SRAMs, for example, store binary information using storage cells made of bistable Frisopflosop.
また、アナログからディジクルへの変換にはＡＤ変換器
が用いられ、例えばＩＣ化ＡＤ変換器として高精度・低
速領域の計数方式、中精度・中速度の逐次比較方式、超
高速・低精度の並列比較方弐が現在の主要方式である。In addition, AD converters are used for conversion from analog to digital data, and for example, IC-based AD converters include counting methods in high-precision/low-speed ranges, successive approximation methods in medium-precision/medium-speed regions, and ultra-high-speed/low-precision parallel methods. Comparison method 2 is the current main method.
しかしながら、このような従来の半導体装置にあっては
、上述のようなデータ処理（特に、データ保持）を行う
に際して比較的構或が＊雑でコンピュータの発達に伴っ
て要求される高ビソト密度化、高速化および低消費電力
化という要請に十分に対応できず、この点でもつと構或
が簡単なデハイスが望まれている。However, such conventional semiconductor devices are relatively complex and cumbersome when performing the above-mentioned data processing (particularly data retention), and are not compatible with the high-visotor density required with the development of computers. However, it is not possible to sufficiently meet the demands for higher speed and lower power consumption, and from this point of view, a device with a simple structure is desired.
そこで本発明は、高ビット密度化、高速化、低消費電力
化の要求に答えてデータ保持を行うことのできる半導体
装置を提供することを目的としている。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a semiconductor device that can hold data in response to the demands for higher bit density, higher speed, and lower power consumption.
本発明による半導体装置は上記目的達或のため、デプレ
ソション形のＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタを直列に接続し、ゲート電位
をＰチャネルＭＯＳトランジスタは高電位側に、Ｎチャ
ネルＭＯＳトランジスタは低電位側に接続してλダイオ
ードを構戒し、該λダイオードを直列にＮ個接続し、λ
ダイオードの電流が最小になる安定電位を用いて（Ｎ＋
１）種類のデータ保持を行うようにしている。In order to achieve the above object, the semiconductor device according to the present invention has a depletion type P-channel MOS transistor and an N-channel MOS transistor connected in series, and the gate potential of the P-channel MOS transistor is set to a high potential side, and the gate potential of the N-channel MOS transistor is set to a low potential side. A λ diode is connected to the potential side, N λ diodes are connected in series, and λ
(N+
1) Different types of data are retained.
本発明では、λダイオードのｒ−■特性として還流がほ
ぼ０になる安定電位の点が２箇所存在し、該λダイオー
ドが直列にＮ個接続されると、安定電位が（Ｎ＋１）個
存在する。In the present invention, as the r-■ characteristic of the λ diode, there are two stable potential points where the free circulation is almost 0, and when N λ diodes are connected in series, there are (N+1) stable potentials. .
したがって、該安定電位を用いれば（Ｎ＋１）種類のデ
ータ保持が可能となる。Therefore, by using this stable potential, it is possible to hold (N+1) types of data.
（実施例〕 以下、本発明を図面に基づいて説明する。(Example〕 Hereinafter, the present invention will be explained based on the drawings.
第１〜７図は本発明に係る半導体装置の一実施例を示す
図である。まず、本発明の基本素子である単体のスダイ
オード１は第１図に示すように、デブレソション形でＮ
チャネルＭＯＳトランジスタＱ，と、同じくデプレッシ
ョン形のＰチャネルＭＯＳトランジスタＱ２とを直列に
接続して構成される。そして、ＮチャネルＭＯＳトラン
ジスタＱ１のゲートは低電位であるＧＮＤに接続され、
ＰチャネルＭＯＳトランジスタＱ２のゲートは抵抗Ｒ（
小さい値）を介して高電位であるＶｃｃ（例えば、＋５
Ｖ〉に接続されている。1 to 7 are diagrams showing an embodiment of a semiconductor device according to the present invention. First, a single diode 1, which is the basic element of the present invention, is a deresolution type N
It is constructed by connecting in series a channel MOS transistor Q and a depression type P channel MOS transistor Q2. The gate of the N-channel MOS transistor Q1 is connected to GND, which is a low potential.
The gate of P-channel MOS transistor Q2 is connected to resistor R(
Vcc, which is a high potential (e.g. +5
V> is connected.
このような構或によると、各トランジスタＱＱ２のゲー
トが逆バイアスされ、流れる電流ｌと両端の電圧Ｖとの
関係は第２図に示すようになり、電流■がほぼＯになる
点が２ｍ所存在し、この２箇所が安定点となる。なお、
この電位差はＶｄとなり、Ｖｄはしきい値に依存する。According to such a structure, the gate of each transistor QQ2 is reverse biased, and the relationship between the flowing current l and the voltage V at both ends is as shown in Fig. 2, and the point where the current These two locations are stable points. In addition,
This potential difference becomes Vd, and Vd depends on the threshold value.
したがって、１個のλダイオード１では２箇所の安定点
にデータを保持することが可能となる。Therefore, one λ diode 1 can hold data at two stable points.
第３図はλダイオードの負荷として単純な抵抗ではなく
、λダイオードそのものを用いた場合の特性であり、例
えばＤＯＬセルと呼ばれるＳＲＡＭに用いるとかできる
。この場合、安定点は“Ｄ″”Ｖｄ″ “２Ｖｄ″の３
箇所存在し、ＳＲＡＭでは“０″と“２Ｖｄ”の点がメ
モリ動作に用いられる。一方、λダイオード１ａ、１ｂ
を２個直列に接続したデバイスは第４図のように示され
、この場合のＩ−Ｖ特性も第３図と同様なものとなる。FIG. 3 shows the characteristics when the λ diode itself is used as the load for the λ diode instead of a simple resistor, and it can be used, for example, in an SRAM called a DOL cell. In this case, the stable point is 3 of “D”, “Vd”, and “2Vd”.
In SRAM, "0" and "2Vd" points are used for memory operation. On the other hand, λ diodes 1a, 1b
A device in which two of these are connected in series is shown in FIG. 4, and the IV characteristics in this case are also similar to those in FIG. 3.
なお、第４図のデバイスに上記と同様にλダイオードを
負荷として用いると、安定点は“０”Ｖｄ”２Ｖｄ”３
ｖａ”となる。Note that if a λ diode is used as a load in the device shown in Fig. 4 in the same way as above, the stable point will be "0"Vd"2Vd"3
va”.
第５図はλダイオードｌａ、１ｂ・・・・・・ＩＮをＮ
個直列に接続したデバイスの例であり、この場合の安定
電位は第６図にそのＩ−Ｖ特性を示すように０〜ＮＸＶ
ｄの範囲で（Ｎ＋１）個存在する。Figure 5 shows λ diodes la, 1b...IN
This is an example of devices connected in series, and the stable potential in this case is 0 to NXV as shown in the IV characteristic in Figure 6.
There are (N+1) pieces within the range of d.
したがって、Ｎ Ｘ Ｖ ｄ ＝ Ｎ ｋｔ − Ｖ
ｉ！となるようなｖｈとＶ６の範囲でアナログデータを
入力したような場合は上記電圧の何れかの値でデータ保
持され、Ａ／Ｄ変換器への適用が可能となる。Therefore, N x V d = N kt − V
i! In the case where analog data is input in the range of vh and V6 such that , the data is held at one of the above voltage values and can be applied to an A/D converter.
第７図は多値メモリに本発明を適用した場合の読み出し
回路の一例であり、図中、Ｔ１はゲートトランジスタで
Ｖｏｎ＝”Ｈ″のときオンとなるもの、Ｔ２はソースフ
ォロワを措ｒ戊する出力トランジスタ、Ｒ１は抵抗であ
る。いま、入力信号を■ｉｎとすると、
ｉＸＶｄ＜Ｖｉｎ＜ （ｉ＋ｌ）ｘｖａ（但し、ｉは１
−Ｎの間の数）
の範囲にあれば、
Ｖｈｏｌｄ＝ ｉ Ｘ Ｖ ａ
となり、Ｖｈｏｌｄに関連する値が出力トランジスタＴ
２を介しＶｏｕｔとして取り出される。この読み出しは
Ｖｈｏｌｄを直接読み取るものではないが、少なくとも
（Ｎ＋１）個のデータのうちの１つに関連する値として
読み出せる。FIG. 7 shows an example of a readout circuit when the present invention is applied to a multilevel memory. In the figure, T1 is a gate transistor that is turned on when Von="H", and T2 is a gate transistor that is turned on when Von="H". The output transistor R1 is a resistor. Now, if the input signal is ■in, then iXVd<Vin< (i+l)xva (where i is 1
-N (a number between
2 and is taken out as Vout. Although this reading does not directly read Vhold, it can be read as a value related to at least one of (N+1) pieces of data.
なお、このような方式はＡ／Ｄ変換器にもサンプルホー
ルドとして応用することができる。Note that such a method can also be applied to an A/D converter as a sample hold.
以上のように、本実施例の場合は（Ｎ＋１）種類のデー
タの保持に際して従来と比較して構或が簡単であるから
、高ビット密度化、高速化、低冫肖費電力化を達戊する
ことができる。As described above, in the case of this embodiment, the structure is simpler than the conventional one when storing (N+1) types of data, so it is possible to achieve high bit density, high speed, and low economic and power consumption. can do.
本発明によれば、簡単な構或で（Ｎ＋１）種類のデータ
を保持することができ、高ビノト密度化、高速化、低消
費電力化を図ることができる。According to the present invention, it is possible to hold (N+1) types of data with a simple structure, and it is possible to achieve high binoto density, high speed, and low power consumption.
第１〜７図は本発明に係る半導体装置の一実施例を示す
図であり、
第１図はそのλダイオードの回路図、
第２図はそのλダイオードのＩ−Ｖ特性を示す図、
第３図はその負荷としてλダイオードを用いたときのＩ
−Ｖ特性を示す図、
第４図はそのλダイオードを２個用いた場合の構戒図、
第５図はそのλダイオードをＮ個用いた場合の構或図、
第６図はそのλダイオードをＮ個用いた場合の［−Ｖ特
性を示す図、
第７図はその多値メモリに応用した場合の読み出し回路
を示す図である。
■ａ〜ＩＮ・・・・・・λダイオード、・・・・・・Ｎ
ＭＯＳトランジスタ、
・・・・・・ＰＭＯＳトランジスタ、
Ｒ１・・・・・・抵抗、
・・・・・・ゲートトランジスタ、
・・・・・・出力トランジスタ。
一実施例のλダイオードの回路図
第ｌ図
一実施例のλダイオードのｌ−Ｖ特性を示す図第２図
−実施例のλダイオードを２個用いた場合の構戒図第４
図
一実施例の負荷としてλダイオードを
用いたときのＩ−Ｖ特性を示す図
第３図
−実施例のλダイオードをＮ個用いた場合の構底図第５
図
第
６
図1 to 7 are diagrams showing an embodiment of the semiconductor device according to the present invention, FIG. 1 is a circuit diagram of the λ diode, FIG. 2 is a diagram showing the IV characteristics of the λ diode, and FIG. Figure 3 shows the I when using a λ diode as the load.
-V characteristics; Figure 4 is a diagram of the configuration when two λ diodes are used; Figure 5 is a diagram of the configuration when N diodes are used; Figure 6 is the diagram of the λ diode. FIG. 7 is a diagram showing a readout circuit when applied to a multilevel memory. ■a~IN・・・λ diode,・・・N
MOS transistor, ...PMOS transistor, R1...resistor, ...gate transistor, ...output transistor. Circuit diagram of a λ diode according to an embodiment Fig. 1 Diagram showing l-V characteristics of a λ diode according to an embodiment Fig. 2 - Structure diagram when two λ diodes according to an embodiment are used Fig. 4
Figure 1: A diagram showing the IV characteristics when a λ diode is used as the load in the embodiment.Figure 3: Bottom view when N λ diodes are used in the embodiment.5
Figure 6
Claims (1)
よびＮチャネルＭＯＳトランジスタを直列に接続し、ゲ
ート電位をＰチャネルＭＯＳトランジスタは高電位側に
、ＮチャネルＭＯＳトランジスタは低電位側に接続して
λダイオードを構成し、該λダイオードを直列にＮ個接
続し、 λダイオードの電流が最小になる安定電位を用いて（Ｎ
＋１）種類のデータ保持を行うようにしたことを特徴と
する半導体装置。[Claims] A depletion type P-channel MOS transistor and an N-channel MOS transistor are connected in series, and the gate potential of the P-channel MOS transistor is connected to the high potential side and the N-channel MOS transistor is connected to the low potential side. Configure a diode, connect N λ diodes in series, and use a stable potential that minimizes the current of the λ diodes (N
+1) A semiconductor device characterized by holding different types of data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192029A JPH0358385A (en) | 1989-07-25 | 1989-07-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192029A JPH0358385A (en) | 1989-07-25 | 1989-07-25 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358385A true JPH0358385A (en) | 1991-03-13 |
Family
ID=16284412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1192029A Pending JPH0358385A (en) | 1989-07-25 | 1989-07-25 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358385A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100872561B1 (en) * | 2002-08-19 | 2008-12-08 | 하이디스 테크놀로지 주식회사 | Apr plate for coating orienting film |
-
1989
- 1989-07-25 JP JP1192029A patent/JPH0358385A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100872561B1 (en) * | 2002-08-19 | 2008-12-08 | 하이디스 테크놀로지 주식회사 | Apr plate for coating orienting film |
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