JPH0355901B2 - - Google Patents
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- JPH0355901B2 JPH0355901B2 JP492286A JP492286A JPH0355901B2 JP H0355901 B2 JPH0355901 B2 JP H0355901B2 JP 492286 A JP492286 A JP 492286A JP 492286 A JP492286 A JP 492286A JP H0355901 B2 JPH0355901 B2 JP H0355901B2
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ判別回路に係り、特に、デジタ
ル回路で構成したデータ判別回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a data discrimination circuit, and more particularly to a data discrimination circuit configured with a digital circuit.
磁気記録装置等に搭載され、記録媒体等から読
み出されたデータ信号即ち読み出し信号を再びデ
イジタル．ゲータに戻す従来のデータ判別回路
は、読み出し信号と、読み出し信号に同期した比
較用クロツクとの極性の一致区間、不一致区間
を、それぞれに用意したコンデンサに充電し、デ
ータ周期毎に両コンデンサの電位を比較すること
で、そのデータ周期の間が“Ｈ”であつたか、
“Ｌ”であつたかを判定し、さらに電位差の大小
により位相エラーであつたか否かを判定するよう
になつている。
It is installed in a magnetic recording device, etc., and converts the data signal read from the recording medium, that is, the readout signal, back into digital form. The conventional data discriminating circuit that returns the data to the gate device charges a capacitor prepared for each of the polarity match and mismatch sections of the read signal and a comparison clock synchronized with the read signal, and calculates the potential of both capacitors every data cycle. By comparing the
It is determined whether the voltage is "L" and whether there is a phase error or not is further determined based on the magnitude of the potential difference.
この従来のデータ判別回路はアナログ回路で構
成されているため、キヤパシタ、低抗器、定電流
源、コンパレータ等部品点数が多く大型でしかも
回路定数のバラツキに体する調整が必要である。
また、検出方法が読み出す信号と比較クロツクと
の極性の一致区間、不一致区間の長さの比較を行
うだけであるので、読み出し信号の波形歪みが大
きい場合等では、判別を誤る可能性がある。 Since this conventional data discrimination circuit is composed of analog circuits, it has many parts such as capacitors, resistors, constant current sources, comparators, etc., is large, and requires adjustment to account for variations in circuit constants.
In addition, since the detection method only compares the lengths of the period where the polarities of the read signal and the comparison clock match and the lengths of the mismatch periods, there is a possibility of erroneous determination if the waveform distortion of the read signal is large.
尚、従来のデータ判別回路に関するものとし
て、特開昭47−6569号がある。 Incidentally, there is Japanese Patent Application Laid-Open No. 47-6569 regarding a conventional data discrimination circuit.
本発明の目的は、小型で調整が不要、かつ１つ
の回路構成でデータ判別と位相エラー検出ができ
るデジタル回路で構成したデータ判別回路を提供
することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a data discrimination circuit configured with a digital circuit that is compact, does not require adjustment, and can perform data discrimination and phase error detection with a single circuit configuration.
上記目的を達成するため、本発明のデータ判別
回路では、読み出し信号つまり被判別信号である
データ信号のｎ倍のクロツク信号を作成し、前記
読み出し信号を前記クロツクでサンプリングし、
該サンプリング出力を予め決められた判定パター
ンに基づいて判定し、データの“１”、“０”の判
別と位相エラーの有無を判別するようにする。
In order to achieve the above object, the data discrimination circuit of the present invention creates a clock signal n times as large as the data signal which is the read signal, that is, the signal to be discriminated, samples the read signal with the clock,
The sampling output is determined based on a predetermined determination pattern to determine whether the data is "1" or "0" and whether there is a phase error.
以下、本発明の一実施例を図面を参照して説明
する。
Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例に係るデータ判別回
路の構成図で、第２図は詳細構成図である。 FIG. 1 is a block diagram of a data discrimination circuit according to an embodiment of the present invention, and FIG. 2 is a detailed block diagram.
第１図及び第２図において、本実施例のデータ
判別回路は、位相同期回路１と、サンプリング回
路２と、デコーダ回路３とで構成されている。 In FIGS. 1 and 2, the data discrimination circuit of this embodiment is composed of a phase synchronization circuit 1, a sampling circuit 2, and a decoder circuit 3.
位相同期回路１は、図示しない記録媒体等から
読み出されたデータ信号即ち読み出し信号ａ１が
入力すると、読み出し信号ａ１のｎ倍の周波数の
サンプリングクロツク信号ａ２と、読み出し信号
ａ１に同期したデータ周期を持つ信号ａ３を出力
する。 When a data signal read from a recording medium or the like (not shown), that is, a readout signal a1 is input, the phase synchronization circuit 1 generates a sampling clock signal a2 having a frequency n times that of the readout signal a1, and a data period synchronized with the readout signal a1. It outputs a signal a3 having .
サンプリング回路２は、エツジトリガＤタイプ
フリツプフロツプ（以下Ｄ−FFという）で構成
され、そのＤ入力端子に読み出し信号ａ１が、Ｔ
入力端子にクロツク信号ａ２が夫々入力され、読
み出し信号ａ１はクロツク信号ａ２の立上りのタ
イミングでサンプリングされる。 The sampling circuit 2 is composed of an edge trigger D-type flip-flop (hereinafter referred to as D-FF), and the readout signal a1 is input to the D input terminal of the T-type flip-flop.
A clock signal a2 is input to each input terminal, and the read signal a1 is sampled at the rising edge of the clock signal a2.
デコーダ回路３は、Ｄ−FF４〜９で構成され
るシフトレジスタと、予め前記記録媒体特有の特
性及び記録方式により求めた判定パターンが書き
込まれたROM１０と、Ｄ−FF群１１と、クロツ
ク信号ａ２を反転して各Ｄ−FF４〜９の各Ｔ入
力端子に反転信号ａ５を出力する反転器１２とで
構成されている。Ｄ−FF２の出力信号ａ４は初
段のＤ−FF４のＤ入力端子に入力され、Ｄ−FF
４の出力端子ａ６は次段のＤ−FF５のＤ入力端
子に入力され、以下順次前段のＤ−FF５，６，
７，８の出力信号ａ７，ａ８，ａ９，ａ１０が後
段のＤ−FF６，７，８，９に入力される。そし
て、各Ｄ−FF４〜９の出力信号ａ６〜ａ１１が
アドレスデータとしてROM１０に入力され、
ROM１０の出力信号ａ１２，ａ１３，ａ１４が
Ｄ−FF群１１のD1，D2，D3入力端子に入力さ
れ、Ｔ入力端子に入力する位相同期回路１０から
出力される信号ａ３の立上りのタイミングでラツ
チされる。これにより、Ｄ−FF群１１からはデ
ータ判別信号１５と、位相エラー検出信号ａ１６
と、ROM１０にアドレスデータの１つとして帰
還される信号ａ１７が出力される。 The decoder circuit 3 includes a shift register composed of D-FFs 4 to 9, a ROM 10 in which a determination pattern determined in advance based on the characteristics and recording method specific to the recording medium is written, a D-FF group 11, and a clock signal a2. and an inverter 12 which inverts the signal and outputs an inverted signal a5 to each T input terminal of each D-FF 4 to 9. The output signal a4 of D-FF2 is input to the D input terminal of D-FF4 in the first stage, and
The output terminal a6 of 4 is input to the D input terminal of D-FF5 in the next stage, and then the D-FF5, 6, and
Output signals a7, a8, a9, and a10 of D-FFs 7 and 8 are input to D-FFs 6, 7, 8, and 9 at the subsequent stage. Then, the output signals a6 to a11 of each D-FF4 to D-FF9 are inputted to the ROM 10 as address data,
The output signals a12, a13, a14 of the ROM 10 are input to the D 1 , D 2 , D 3 input terminals of the D-FF group 11, and the timing of the rise of the signal a3 output from the phase synchronization circuit 10 input to the T input terminal It is latched with. As a result, the D-FF group 11 outputs the data discrimination signal 15 and the phase error detection signal a16.
Then, a signal a17, which is fed back to the ROM 10 as one of the address data, is output.
次に、第３図のタイミングチヤートを参照して
データ判別回路の動作を説明する。 Next, the operation of the data discrimination circuit will be explained with reference to the timing chart of FIG.
読み出し信号ａ１はＤ−FF２でクロツク信号
ａ２の立上りのタイミングでサンプリングされ、
Ｄ−FF２からは信号ａ４が出力される。この信
号ａ４はシフトレジスタ（Ｄ−FF４〜９）に入
力され、クロツク信号ａ２の反転信号ａ５の立上
りのタイミングで順次次段のＤ−FF５〜９に送
られる。Ｄ−FF４〜９の各出力信号ａ６〜ａ１
１及び前述した信号ａ１７がROM１０に入力す
ると、ROM１０内に予め書き込まれた判定パタ
ーンデータのうち、信号ａ６〜ａ１１，ａ１７で
表わされるアドレスにある判定パターンが出力信
号ａ１２，ａ１３，ａ１４としてROM１０から
出力される。尚、第３図には信号ａ１２，ａ１３
は省略してある。ROM１０に書き込まれた判定
パターンは、出力信号ａ１２，ａ１３ａ，１４が
夫々データが“１”であるか“０”であるか、位
相エラーがあるか否か、読み出し信号ａ１が
“Ｈ”であるか“Ｌ”であるかを示すようになつ
ている。これ等の信号ａ１２，ａ１３，ａ１４は
Ｄ−FF群１１において読み出し信号ａ１に同期
したデータ周期をもつ信号ａ３の立上りのタイミ
ングでラツチされ、Ｄ−FF群１１からは信号ａ
１２，ａ１３，ａ１４に対応する信号ａ１５，ａ
１６，ａ１７が出力される。この信号ａ１５が、
データ周期毎のデータが“１”であるか“０”で
あるかを示すデータ判別信号であり、信号ａ１６
が位相エラーであるか否かを示す位相エラー検出
信号である。 The read signal a1 is sampled by the D-FF2 at the rising timing of the clock signal a2,
Signal a4 is output from D-FF2. This signal a4 is input to the shift register (D-FF4-9) and is sequentially sent to the next stage D-FF5-9 at the timing of the rise of the inverted signal a5 of the clock signal a2. Each output signal a6 to a1 of D-FF4 to 9
1 and the above-mentioned signal a17 are input to the ROM 10, among the judgment pattern data previously written in the ROM 10, the judgment pattern at the address represented by the signals a6 to a11, a17 is output from the ROM 10 as the output signals a12, a13, a14. Output. In addition, signals a12 and a13 are shown in FIG.
has been omitted. The determination pattern written in the ROM 10 determines whether the data of the output signals a12, a13a, and 14 is "1" or "0", whether there is a phase error, and whether the read signal a1 is "H". or "L". These signals a12, a13, and a14 are latched in the D-FF group 11 at the rising timing of the signal a3 having a data period synchronized with the read signal a1, and from the D-FF group 11, the signal a
Signals a15, a corresponding to 12, a13, a14
16 and a17 are output. This signal a15 is
This is a data discrimination signal indicating whether the data in each data period is “1” or “0”, and the signal a16
This is a phase error detection signal indicating whether or not there is a phase error.
以上の動作を繰り返すことにより、順次データ
判別が可能となる。 By repeating the above operations, sequential data discrimination becomes possible.
本実施例の出力信号ａ１７は、データ周期毎に
読み出し信号ａ１が“Ｈ”であつたか“Ｌ”であ
つたかを示し、デコーダ回路であるROM１０に
入力されている。これは、変調方式がNRZIの場
合、読み出し信号ａ１の極性が反転した場合
“１”を表わし、反転しない場合“０”を表すた
め、前のデータ周期において読み出し信号ａ１が
“Ｈ”であつたか“Ｌ”であつたかを示す信号ａ
１７をROM１０に入力することにより、直接、
信号ａ１２にNRZI方式の判別結果を出力させる
ためである。本発明はNRZI方式に限るものでは
なく、例えば、デコーダ回路に変調方式の切替信
号を入力してROMのアドレスを切り替えること
により、位相変調方式にも適用することができ
る。 The output signal a17 of this embodiment indicates whether the read signal a1 was "H" or "L" for each data period, and is input to the ROM 10, which is a decoder circuit. If the modulation method is NRZI, if the polarity of the read signal a1 is reversed, it will represent "1", and if it is not reversed, it will represent "0". Signal a indicating whether it is “L”
By inputting 17 into ROM10, directly,
This is to output the determination result of the NRZI method to the signal a12. The present invention is not limited to the NRZI method, but can also be applied to a phase modulation method, for example, by inputting a modulation method switching signal to the decoder circuit and switching the ROM address.
以上、本実施例のデータ判別回路によれば、デ
ジタル回路のみにより構成されているため、部品
のバラツキ、電源電圧や温度による変動、バラツ
キを吸収するための調整必要性等の問題がなく、
集積化も容易である。また、読み出し信号に波形
歪みのある場合のデータパターン例をデコーダに
組み込んでおくことにより、ノイズやピークシフ
トを含んだ読み出し信号でも高精度にデータ判別
を行うことができ、判別基準を各記録方式に合わ
せた最適なものとすることができる。 As described above, according to the data discrimination circuit of this embodiment, since it is composed of only digital circuits, there are no problems such as variations in parts, variations due to power supply voltage or temperature, and the need for adjustment to absorb variations.
Integration is also easy. In addition, by incorporating data pattern examples in the case where the read signal has waveform distortion into the decoder, it is possible to perform data discrimination with high accuracy even in the read signal containing noise and peak shift, and the discrimination criteria can be set for each recording method. It can be optimized to suit.
本発明によれば、同一回路構成で位相エラーも
検出可能な、小型でしかも調整を必要としないデ
ータ判別回路を得ることができる。
According to the present invention, it is possible to obtain a data discrimination circuit that is small in size and does not require adjustment, which can detect phase errors with the same circuit configuration.
第１図は本発明の一実施例に係るデータ判別回
路の構成図、第２図は第１図に示すデータ判別回
路の詳細構成図、第３図は第１図に示すデータ判
別回路の回路動作を説明するタイミングチヤート
である。
１……位相同期回路、２……サンプリング回
路、３……デコーダ回路、４〜９……Ｄ−FF（シ
フトレジスタ）、１０……ROM、１１……DFF
群、１２……反転器。
FIG. 1 is a configuration diagram of a data discrimination circuit according to an embodiment of the present invention, FIG. 2 is a detailed configuration diagram of the data discrimination circuit shown in FIG. 1, and FIG. 3 is a circuit diagram of the data discrimination circuit shown in FIG. 1. This is a timing chart explaining the operation. 1... Phase synchronized circuit, 2... Sampling circuit, 3... Decoder circuit, 4 to 9... D-FF (shift register), 10... ROM, 11... DFF
Group, 12... Inverter.
Claims (1)
ロツクを生成する位相同期回路と、前記サンプリ
ング信号で前記データ信号をサンプリングするサ
ンプリング回路と、該サンプリング回路の出力信
号を入力し該入力信号を予め決められた判定パタ
ーンに基づいて判定してデータ判別信号と位相検
出信号とを出力するデコーダ回路とを備えること
を特徴とするデータ判別回路。1 A phase synchronized circuit that generates a sampling clock having a frequency n times that of a data signal, a sampling circuit that samples the data signal using the sampling signal, and a circuit that inputs an output signal of the sampling circuit and that inputs the input signal in a predetermined manner. 1. A data discriminating circuit comprising: a decoder circuit that makes a decision based on a determined decision pattern and outputs a data discriminating signal and a phase detection signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP492286A JPS62164272A (en) | 1986-01-16 | 1986-01-16 | Data discriminating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP492286A JPS62164272A (en) | 1986-01-16 | 1986-01-16 | Data discriminating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62164272A JPS62164272A (en) | 1987-07-20 |
| JPH0355901B2 true JPH0355901B2 (en) | 1991-08-26 |
Family
ID=11597102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP492286A Granted JPS62164272A (en) | 1986-01-16 | 1986-01-16 | Data discriminating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62164272A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8606028D0 (en) * | 1986-03-12 | 1986-04-16 | Int Computers Ltd | Decoder |
-
1986
- 1986-01-16 JP JP492286A patent/JPS62164272A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62164272A (en) | 1987-07-20 |
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