JPH0353540A - 集積回路 - Google Patents
集積回路Info
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- JPH0353540A JPH0353540A JP1189103A JP18910389A JPH0353540A JP H0353540 A JPH0353540 A JP H0353540A JP 1189103 A JP1189103 A JP 1189103A JP 18910389 A JP18910389 A JP 18910389A JP H0353540 A JPH0353540 A JP H0353540A
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- JP
- Japan
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- integrated circuit
- circuit
- flop
- signal
- flip
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- Pending
Links
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- 238000012546 transfer Methods 0.000 claims abstract description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 5
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- 238000000034 method Methods 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 5
- 101150009276 SHR2 gene Proteins 0.000 description 3
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業−Ｅの利用分野］
本発明は論理回路を含む集積回路に関する。
［従来の技ｖ＃］
近年の集積回路技術の発展に伴い、集梢回路の動作スピ
ードはサブナノ秒の領域に達している。
ードはサブナノ秒の領域に達している。
しかるに，そうした集積回路の特性を測定し、試験する
ためのｔＣテスター（自動試験機）側の性能向上は集積
回路の性能向．Ｅに比べ不充分な実状である。従来より
こうした状況下においても、集梢回路の動作スピード、
動作タイミングに係る測定は、ｔＣテスターに依るしか
なく、集積回路の動作スピードに追従出来ないので，Ｉ
Ｃテスターの最大性能迄の試験を行うのみであった。
ためのｔＣテスター（自動試験機）側の性能向上は集積
回路の性能向．Ｅに比べ不充分な実状である。従来より
こうした状況下においても、集梢回路の動作スピード、
動作タイミングに係る測定は、ｔＣテスターに依るしか
なく、集積回路の動作スピードに追従出来ないので，Ｉ
Ｃテスターの最大性能迄の試験を行うのみであった。
［発明が解決しようとする課Ｗｉ］
七述した従来のＩＣテスターによる集禎回路の動作スピ
ード、タイミング試験の方法では、ＩＣテスターの性能
限界のために、集積回路のスピード特性そのものを測定
出来ない。そのために、集積回路チップ内部に突発的に
発生する、ビンホール、スルーホール異常等によるスピ
ード不良品の試験による除去が完全でなく、ｔＣメーカ
ーにとって製品の特性保証を行う上で大きな問題となっ
ていた。
ード、タイミング試験の方法では、ＩＣテスターの性能
限界のために、集積回路のスピード特性そのものを測定
出来ない。そのために、集積回路チップ内部に突発的に
発生する、ビンホール、スルーホール異常等によるスピ
ード不良品の試験による除去が完全でなく、ｔＣメーカ
ーにとって製品の特性保証を行う上で大きな問題となっ
ていた。
本発明はＥ記の問題点に鑑み、従来の集積回路の中で発
生している高速スピード不良、タイミング異常の箇所を
検出することのできる試験回路を集積回路に内蔵させる
ことにより、現状のＩＣテスターによっても充分な高速
動作試験を実施可能とさせることを解決すべき課題とす
る。
生している高速スピード不良、タイミング異常の箇所を
検出することのできる試験回路を集積回路に内蔵させる
ことにより、現状のＩＣテスターによっても充分な高速
動作試験を実施可能とさせることを解決すべき課題とす
る。
［課題を解決するための手段］
本発明の集積回路は、非同期式シフトレジスタを構成す
るように継続接続された複数のフリップフロップ回路と
、各フリップフロップ回路のクロック入力端子に、集積
回路の各部からの複数の信号を、各信号の動作タイミン
グの順序に従って、各信号を順次印加し、かつ、最終段
のフリップフロップ回路の出力信号を判定信号として外
部に取り出す信号授受手段とから成るタイミング試験回
路を内蔵している。
るように継続接続された複数のフリップフロップ回路と
、各フリップフロップ回路のクロック入力端子に、集積
回路の各部からの複数の信号を、各信号の動作タイミン
グの順序に従って、各信号を順次印加し、かつ、最終段
のフリップフロップ回路の出力信号を判定信号として外
部に取り出す信号授受手段とから成るタイミング試験回
路を内蔵している。
〔作 用］
各フリップフロップ回路が動作タイミングの順に入力す
る集積回路の各部の信号を入力し、入力したことを順次
前から後のフリップフロップ回路に伝達し、最後に判定
信号として出力する．［実施例］ 次に、本発明の実施例について図而を参照して説明する
。
る集積回路の各部の信号を入力し、入力したことを順次
前から後のフリップフロップ回路に伝達し、最後に判定
信号として出力する．［実施例］ 次に、本発明の実施例について図而を参照して説明する
。
第１図は木発明の集積回路に内蔵されている試験回路の
第ｌの実施例を示す構成図、第２図は第ｌｌ’ｘｌの実
施例の動作を示すタイムチャートである。
第ｌの実施例を示す構成図、第２図は第ｌｌ’ｘｌの実
施例の動作を示すタイムチャートである。
集積回路の実使用七重要となる各部分からその動作タイ
ミングに係る信号ＳＩ．Ｓ２．〜，５．，））＜抽出さ
れる。Ｄ型フリップフロップＤＦ，．ＤＦ２，〜，ＤＦ
，は、クロック端ＣＬＫにそれぞれ信号ｓ ，，Ｓ ２
，〜．Ｓｏを入力している。Ｄ型フリツプフロップＤＦ
，の入力＠Ｄは論理レベルハイ（以降“Ｈ”と記す）に
固定されている． オア回路ＲＲｌ．ＲＲ２．〜，ＲＲ，−１はそれぞれＤ
型フリップフロップＤ Ｆ ｒ．Ｄ Ｆ ２．〜，ＤＦ
．−の非反転出力端Ｑの出力Ｇ，，Ｇ，．〜，Ｇｏ一と
、論理レベルロウ（以降、“Ｌ”と記す）の設定値との
論理和をとり、その結果をそれぞれＤ型フリップフロッ
プＤ Ｆ２，Ｄ Ｆ３．〜，ＤＦｎの入力端Ｄに出力す
る。最終段のＤ型フリップフロップＤＦ．の出力Ｇ。は
判定出力として出力端ＥＸより出力される。
ミングに係る信号ＳＩ．Ｓ２．〜，５．，））＜抽出さ
れる。Ｄ型フリップフロップＤＦ，．ＤＦ２，〜，ＤＦ
，は、クロック端ＣＬＫにそれぞれ信号ｓ ，，Ｓ ２
，〜．Ｓｏを入力している。Ｄ型フリツプフロップＤＦ
，の入力＠Ｄは論理レベルハイ（以降“Ｈ”と記す）に
固定されている． オア回路ＲＲｌ．ＲＲ２．〜，ＲＲ，−１はそれぞれＤ
型フリップフロップＤ Ｆ ｒ．Ｄ Ｆ ２．〜，ＤＦ
．−の非反転出力端Ｑの出力Ｇ，，Ｇ，．〜，Ｇｏ一と
、論理レベルロウ（以降、“Ｌ”と記す）の設定値との
論理和をとり、その結果をそれぞれＤ型フリップフロッ
プＤ Ｆ２，Ｄ Ｆ３．〜，ＤＦｎの入力端Ｄに出力す
る。最終段のＤ型フリップフロップＤＦ．の出力Ｇ。は
判定出力として出力端ＥＸより出力される。
次に第１図の実施例の動作について第２図を参１１貧シ
て説明する。
て説明する。
集積回路内部各部からの信号Ｓ，，Ｓ２，〜，Ｓｏは、
その設計時点で各々の回路構成から決定される遅延時間
により動作タイミング１，，１，，〜ｔｎの順序が決定
されている。本発明ではそのタイミング時間の早い信号
Ｓ，，Ｓ２，〜，Ｓｏから順番に縦続接続されたＤ型フ
リップフロップのＩｉＩＴ段のものから後段のものにク
ロック信号として供給されている。
その設計時点で各々の回路構成から決定される遅延時間
により動作タイミング１，，１，，〜ｔｎの順序が決定
されている。本発明ではそのタイミング時間の早い信号
Ｓ，，Ｓ２，〜，Ｓｏから順番に縦続接続されたＤ型フ
リップフロップのＩｉＩＴ段のものから後段のものにク
ロック信号として供給されている。
従って、集積回路の機能テスト中に、試験回路が動作を
開始すると、正常な集積回路であればＳ，，Ｓ２，〜，
Ｓｎの各信号は設計値通り順次動作して行き、初段のＤ
型フリップフロップＤＦ，のデータ入力の“Ｈ”は順次
後続段へ転送され、最終的には出力端ＥＸに“Ｈ“が転
送される。しかし、集積回路内部に何らかの異常箇所が
発生し１，．１２．〜．−ｔ０の信号動作タイミングに
影響を及ぼし、その順序の一部が入れ替った場合シフト
レジスタ回路による“Ｈ′の転送が途中で中断し、タイ
ミング異常の部分からは“し”が後続段に転送されるた
め最終的に出力端ＥＸには“Ｌ”が出力され、集積回路
内部に異常部分の有ることが検出される。
開始すると、正常な集積回路であればＳ，，Ｓ２，〜，
Ｓｎの各信号は設計値通り順次動作して行き、初段のＤ
型フリップフロップＤＦ，のデータ入力の“Ｈ”は順次
後続段へ転送され、最終的には出力端ＥＸに“Ｈ“が転
送される。しかし、集積回路内部に何らかの異常箇所が
発生し１，．１２．〜．−ｔ０の信号動作タイミングに
影響を及ぼし、その順序の一部が入れ替った場合シフト
レジスタ回路による“Ｈ′の転送が途中で中断し、タイ
ミング異常の部分からは“し”が後続段に転送されるた
め最終的に出力端ＥＸには“Ｌ”が出力され、集積回路
内部に異常部分の有ることが検出される。
第３図は本発明の集積回路に内蔵された試験回路の第２
の実施例を示す構成図である。
の実施例を示す構成図である。
本実旅例は第１図のものと同様であるが、試験回路ＳＨ
ＲＩ，ＳＨＲ２が複数個で構成ざれている点、また、各
Ｄ型フリップフロツブのリセット端ＣＬＲに最終段のＤ
型フリップフロップの反転出力が帰還信号として印加さ
れている点、さらに、各試験回路ＳＨＲＩ．ＳＨＲ２の
最終段のＤ型フリップフロップの判定出力をアンド回路
ＤＤでとりまとめて結果を出力ｆｒｉＥＸに出力してい
る点が異なる。
ＲＩ，ＳＨＲ２が複数個で構成ざれている点、また、各
Ｄ型フリップフロツブのリセット端ＣＬＲに最終段のＤ
型フリップフロップの反転出力が帰還信号として印加さ
れている点、さらに、各試験回路ＳＨＲＩ．ＳＨＲ２の
最終段のＤ型フリップフロップの判定出力をアンド回路
ＤＤでとりまとめて結果を出力ｆｒｉＥＸに出力してい
る点が異なる。
従って、？ｇ１、第２の実施例によって述べたこれらの
試験回路は集積回路中に内蔵されるため、その動作スピ
ードは、試験される他の部分と同様の高スピード化が可
能であり、ＩＣテスターでは到底検出不可能なスピード
領域における試験も容易に行えるものである。
試験回路は集積回路中に内蔵されるため、その動作スピ
ードは、試験される他の部分と同様の高スピード化が可
能であり、ＩＣテスターでは到底検出不可能なスピード
領域における試験も容易に行えるものである。
［発明の効果］
以上説明したように本発明は、論理回路を含む集積回路
において、該集積回路各部の任意の信号群を、非同期式
シフトレジスタ構成されたフリップフロップ回路群の各
クロック入力端子に、該信号群の動作タイミングの順番
に従って順次接続し、■１つ該シフトレジスタ回路の最
終段の出力信号を判定信号として外部に取り出す手段を
持つタイミング試験回路を内蔵していることにより、高
性能なスピード．タイミング特姓を持つ、集積回路のス
ピード．タイミング不良品の試験を従来のＩＣテスタに
よっても容易に行なえるという効果がある。
において、該集積回路各部の任意の信号群を、非同期式
シフトレジスタ構成されたフリップフロップ回路群の各
クロック入力端子に、該信号群の動作タイミングの順番
に従って順次接続し、■１つ該シフトレジスタ回路の最
終段の出力信号を判定信号として外部に取り出す手段を
持つタイミング試験回路を内蔵していることにより、高
性能なスピード．タイミング特姓を持つ、集積回路のス
ピード．タイミング不良品の試験を従来のＩＣテスタに
よっても容易に行なえるという効果がある。
′：ｊＳｉ図は本発明の集積回路に内蔵されている試験
回路の第１の実施例を示す構成図、第２図は第１図の実
施例の動作を示すタイムチャート、第３図は試験回路の
第２の実施例を示す構威図である。 ＤＦ，，ＤＦ２．〜．ＤＦ．−Ｄ型フリップフロップ、 Ｅ Ｘ−・・出力端 ＣＬκ・・・クロック端、 ＣＬＲ・・・リセット端、 Ｑ・・・非反転出力端、 Ｑ・・・反転出力端， ＳＨＲＩ，ＳＨＲ２・・・試験回路。
回路の第１の実施例を示す構成図、第２図は第１図の実
施例の動作を示すタイムチャート、第３図は試験回路の
第２の実施例を示す構威図である。 ＤＦ，，ＤＦ２．〜．ＤＦ．−Ｄ型フリップフロップ、 Ｅ Ｘ−・・出力端 ＣＬκ・・・クロック端、 ＣＬＲ・・・リセット端、 Ｑ・・・非反転出力端、 Ｑ・・・反転出力端， ＳＨＲＩ，ＳＨＲ２・・・試験回路。
Claims (1)
- 【特許請求の範囲】 １、論理回路を含む集積回路において、 非同期式シフトレジスタを構成するように縦続した接続
された複数のフリップフロップ回路と、各フリップフロ
ップ回路のクロック入力端子に、該集積回路の各部から
の複数の信号を、該各信号の動作タイミングの順序に従
って、順次印加し、かつ、最終段のフリップフロップ回
路の出力信号を判定信号として外部に取り出す信号授受
手段とから成るタイミング試験回路を内蔵していること
を特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189103A JPH0353540A (ja) | 1989-07-20 | 1989-07-20 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189103A JPH0353540A (ja) | 1989-07-20 | 1989-07-20 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353540A true JPH0353540A (ja) | 1991-03-07 |
Family
ID=16235410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189103A Pending JPH0353540A (ja) | 1989-07-20 | 1989-07-20 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525530B2 (en) | 2002-03-18 | 2009-04-28 | Sharp Kabushiki Kaisha | Display device and scanning circuit testing method |
-
1989
- 1989-07-20 JP JP1189103A patent/JPH0353540A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525530B2 (en) | 2002-03-18 | 2009-04-28 | Sharp Kabushiki Kaisha | Display device and scanning circuit testing method |
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