JPH0353361A - Io control system - Google Patents

Io control system

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JPH0353361A
JPH0353361A JP18940589A JP18940589A JPH0353361A JP H0353361 A JPH0353361 A JP H0353361A JP 18940589 A JP18940589 A JP 18940589A JP 18940589 A JP18940589 A JP 18940589A JP H0353361 A JPH0353361 A JP H0353361A
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JP
Japan
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dma transfer
processor
transfer device
data
specified
Prior art date
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Pending
Application number
JP18940589A
Other languages
Japanese (ja)
Inventor
Yoshiyuki Miki
三木 良行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0353361A publication Critical patent/JPH0353361A/en
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Abstract

PURPOSE:To enable an IO device to use plural DMA transfer devices by applying an interruption to a processor designated by a processor ID if no DMA transfer device ID is designated. CONSTITUTION:When the command information shows the read transfer, an IO controller 6 reads the data out of an IO device 21 connected to the controller 6 and then refers to the DMAID stored in a register 10 when the data is ready. If the DMAID is not designated, an interruption signal INT 18 is activated and an interruption (INT 12 or 13) is applied to a processor 1 or 2 which is designated by a register 7. Receiving this interruption, the processor (CPU 1 to 2) reads the data with an IO instruction of the processor itself. Thus each processor can use the IO device and also the optional one of plural DMA transfer devices.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置における入出力制御装置のIO
制御方式に関する。
[Detailed Description of the Invention] [Industrial Field of Application] The present invention relates to the IO of an input/output control device in an information processing device.
Regarding control method.

〔従来の技術〕[Conventional technology]

DMA転送装置は、磁気ディスク装置、通信装置、ディ
スプレイ装置などの入出力装置が共通データ転送経路(
以下システムバスという)に接続されたときに、その応
答時間を上げるために入出力装置(以下IOという)と
主記憶装置(以下メモリという)との間のデータ転送を
中央処理装置〈以下CPUという)に代わって高速に行
うためのものである.マルチプロセッサ・システムにお
いては、各プロ,セッサにDMA転送装置が付いている
わけではない。このシステム構成例としては、システム
全体として1個のDMA転送装置を持つ例、あるプロセ
ッサに従属するDMA転送装置を持つ例、各プロセッサ
毎にDMA転送装置を持つ例等がある。
A DMA transfer device uses a common data transfer path (
When connected to the system bus (hereinafter referred to as system bus), the central processing unit (hereinafter referred to as CPU) transfers data between the input/output device (hereinafter referred to as IO) and the main storage device (hereinafter referred to as memory) in order to increase the response time. ) is used to speed up the process. In a multiprocessor system, each processor is not equipped with a DMA transfer device. Examples of this system configuration include an example in which the entire system has one DMA transfer device, an example in which the system has a DMA transfer device subordinate to a certain processor, and an example in which each processor has a DMA transfer device.

一方IO制御装置は、各IO装置毎に用意されており、
通常割込み信号及びDMA転送要求信号はそれぞれ1本
しかないので、どれが1個のプロセッサ、DMA転送装
置にのみ接続される。
On the other hand, the IO control device is prepared for each IO device,
Since there is only one normal interrupt signal and one DMA transfer request signal, each of them is connected to only one processor and DMA transfer device.

第3図は従来のDMA転送装置のシステムを示すブロッ
ク図である。2個のCPU1a,2aと1個のDMA転
送装置3aと、主記憶装置5と、10制御装f6aと、
システムバス11と、IO装置21とを含んでいる。こ
のIO制御装置6aは、DMA転送装置3aにDMA転
送要求信号DRQ19を送りDMA転送許可信号DAC
K20をもらい、割込み信号18をCPUIに送出する
. 〔発明が解決しようとする課題〕 上述のように従来のシステムでは、IO制御装置6aが
1個のプロセッサCPU1と、DMA転送装置3aとに
のみ接続されているので、他のプロセッサCPU2がI
O装置21の制御コマンドを出すことが難しくなるとい
う欠点がある.本発明の目的は、このような欠点を除き
、マルチプロセッサ・システムにおける各プロセッサが
IO装置に対する制御コマンドを発行出来るようにする
と共に、IO装置が複数あるDMA転送装置を使用でき
るようにしたIO制御装置を提供することにある。
FIG. 3 is a block diagram showing a conventional DMA transfer device system. Two CPUs 1a, 2a, one DMA transfer device 3a, main storage device 5, 10 control device f6a,
It includes a system bus 11 and an IO device 21. This IO control device 6a sends a DMA transfer request signal DRQ19 to the DMA transfer device 3a and receives a DMA transfer permission signal DAC.
Receive K20 and send interrupt signal 18 to CPUI. [Problem to be Solved by the Invention] As described above, in the conventional system, the IO control device 6a is connected only to one processor CPU1 and the DMA transfer device 3a, so that the other processor CPU2 is connected to the I/O control device 6a.
This has the disadvantage that it becomes difficult to issue control commands for the O device 21. An object of the present invention is to eliminate such drawbacks and provide an IO control system that enables each processor in a multiprocessor system to issue control commands to an IO device, and also allows a DMA transfer device with a plurality of IO devices to be used. The goal is to provide equipment.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の構成は、複数のプロセッサと複数のDMA転送
装置とを有するマルチプロセッサ・システムにおけるI
O制御方式において、前記複数のプロセッサのうちコマ
ンドの発行を行うプロセッサを識別するプロセッサID
によりプロセッサを識別してコマンドを発行したプロセ
ッサに対して割込みを発生し、DMA転送装置IDによ
り使用すべきDMA転送装置を識別し、データ転送時に
前記DMA転送装置IDが指定されている場合には、該
当するDMA転送装置にDMA転送要求を発行し、前記
DMA転送装置からのDMA転送許可信号によりDMA
転送を行い、前記DMA転送装置IDが指定されていな
い場合には前記ブロセッサIDにより指定されたプロセ
ッサに割込みを起こすようにしたことを特徴とする.〔
実施例〕 次に、本発明を図面を用いて説明する.第1図は本発明
の一実施例におけるDMA転送装置のシステムを説明す
るブロック図であり、CPUが2個、DMA転送装置が
2個のマルチプロセッサシステムを例として説明する.
第1図において、CPUIは第1番目のプロセッサ、C
PU2は第2番目のプロセッサ、DMA3は第1番目の
DMA転送装置、DMA4は第2番目のDMA転送装置
、MEM5は主記憶装置を示す.システムバス11は各
プロセッサ1,2、各DMA転送装置3,4、主記憶装
置5、IO制御装置6を接続するためのバスである。こ
のバス11にはプロセッサID情報、アドレス情報、リ
ード/ライト情報、メモリ/IO情報、及びデータが含
まれる。
The configuration of the present invention is applicable to an I/O system in a multiprocessor system having a plurality of processors and a plurality of DMA transfer devices.
In the O control method, a processor ID that identifies a processor that issues a command among the plurality of processors.
to identify the processor and generate an interrupt to the processor that issued the command, identify the DMA transfer device to be used by the DMA transfer device ID, and if the DMA transfer device ID is specified at the time of data transfer, , issues a DMA transfer request to the corresponding DMA transfer device, and receives a DMA transfer permission signal from the DMA transfer device.
The present invention is characterized in that when the transfer is performed and the DMA transfer device ID is not specified, an interrupt is caused to the processor specified by the processor ID. [
Example] Next, the present invention will be explained using the drawings. FIG. 1 is a block diagram illustrating a system of a DMA transfer device according to an embodiment of the present invention, and will be explained using a multiprocessor system with two CPUs and two DMA transfer devices as an example.
In FIG. 1, CPUI is the first processor, C
PU2 is a second processor, DMA3 is a first DMA transfer device, DMA4 is a second DMA transfer device, and MEM5 is a main storage device. The system bus 11 is a bus for connecting the processors 1 and 2, the DMA transfer devices 3 and 4, the main storage device 5, and the IO control device 6. This bus 11 includes processor ID information, address information, read/write information, memory/IO information, and data.

プロセッサ(CPUIまたはCPU2>が■○入出力を
行うとき、プロセッサは使用するDMA転送装置(DM
A3またはDMA4)の番号をIDレジスタ10に書き
込み、対象となるIO装置に対してコマンドを発行する
。CPU 1はシステムバス11に自分のプロセッサI
D,転送先アドレス/転送元アドレス、リード/ライト
情報、メモリ/IO情報、コマンド情報を出力し、■○
制御装置6はシステムバス11を介して前記の情報を取
り込む。IO制御装置6はプロセッサIDをレジスタ7
に記憶し、コマンド情報の示す動作を行い、コマンドの
実行が終了すると割込み信号INT18をアクティブに
する。このINT18がアクティブになると論理回路8
はレジスタ7に記憶したプロセッサIDによって示され
るCPUの割込み信号INTにまたはIN713をアク
ティブにする。
When the processor (CPUI or CPU2) performs input/output, the processor selects the DMA transfer device (DM
A3 or DMA4) number is written in the ID register 10, and a command is issued to the target IO device. CPU 1 connects its processor I to system bus 11.
D, Output the transfer destination address/transfer source address, read/write information, memory/IO information, command information, ■○
The control device 6 takes in the above information via the system bus 11. The IO control device 6 stores the processor ID in the register 7.
The command information is stored in the command information, the operation indicated by the command information is performed, and when the command execution is completed, the interrupt signal INT18 is activated. When this INT18 becomes active, the logic circuit 8
activates the interrupt signal INT or IN713 of the CPU indicated by the processor ID stored in register 7.

コマンド情報がリード転送であれば、IO制御装置6は
このIO制御装置に接続され゜(いるIO装置からデー
タの読出しを行い、データの準備が出来るとレジスタ1
0に記憶されているDMAIDをみて、このDMAID
が指定されてなければ、INT18をアクティブにしレ
ジスタ7で指定されているプロセッサに割込み(INT
12またはINT13)をかける.この割込みを受けた
プロセッサ(CPU1またはCPU2>は自分自身の■
○命令によりデータを読込む。
If the command information is read transfer, the IO control device 6 is connected to this IO control device (reads data from the existing IO device, and when the data is ready, register 1
Look at the DMAID stored in 0 and select this DMAID.
is not specified, activates INT18 and interrupts the processor specified by register 7 (INT
12 or INT13). The processor (CPU1 or CPU2) that received this interrupt has its own
○Read data by command.

DMAIDが指定されている場合には、DRQ19をア
クティブにし、論理回路9はDMA I Dにより指定
されたDMA転送装置(DMA3またはDMA4)に対
するDMA転送要求信号DRQ14またはDRQ16を
アクティブにする.また論理回路9はDMAI Dによ
り指定されたDMA転送装置からのDMA転送許可信号
DACK15またはDACK1 7を選択し、DACK
20伝達しDMA転送許可をIO制御装置6に知らせる
.IO制御装置6はDACK20がアクティブになると
準備されたデータをシステムバス11に出力する。この
システムバス11上に出力されたデータは、DMA転送
装置(DMA3またはDMA4)によりメモリ5に書き
込まれる。
If DMAID is specified, DRQ19 is activated, and logic circuit 9 activates a DMA transfer request signal DRQ14 or DRQ16 for the DMA transfer device (DMA3 or DMA4) specified by DMAID. In addition, the logic circuit 9 selects the DMA transfer permission signal DACK15 or DACK17 from the DMA transfer device specified by DMAID, and outputs the DACK
20 to notify the IO control device 6 of permission for DMA transfer. The IO control device 6 outputs the prepared data to the system bus 11 when the DACK 20 becomes active. The data output onto the system bus 11 is written into the memory 5 by a DMA transfer device (DMA3 or DMA4).

コマンド情報がライト転送であれば、IO制御装置6は
IO装置2lに書き込み指示を行い書込みの準備が出来
ると、レジスタ10に記憶されているDMAIDをみて
DMAIDが指定されてなければ、INT18をアクテ
ィブにしレジスタ7で指定されているプロセッサに割込
み(INT12またはINT13)をかける.この割込
みを受けたプロセッサ(CPUIまたはCPU2)は自
分自身のIO命令によりデータを工0装置21に書込む
If the command information is a write transfer, the IO control device 6 instructs the IO device 2l to write, and when the writing is ready, it checks the DMAID stored in the register 10 and activates the INT18 if the DMAID is not specified. Interrupts the processor specified by register 7 (INT12 or INT13). The processor (CPUI or CPU2) that receives this interrupt writes data to the processor 21 using its own IO command.

DMAIDが指定されている場合には、DRQ19をア
クティブにし、論理回路9はDMAIDにより指定され
たDMA転送装置(DMA3またはDMA4冫に対する
DMA転送要求信号DRQ14またはDRQ16をアク
ティブにする.そのDMA転送装置(DMA3またはD
MA4)はメモリ5からデータを読み出し、システムバ
ス11に出力する.また論理回路9はDMAI Dによ
り指定されたDMA転送装置からのDMA転送許可信号
DACK1 5またはDACK1 7を選択し、DAC
K20に伝達しDMA転送許可をIO制御装置6に知ら
せる。IO制御装置6はDACK20がアクティブにな
ると、システムバス11上のデータを読込み■0装置2
1に書込む。
If the DMAID is specified, DRQ19 is activated, and the logic circuit 9 activates the DMA transfer request signal DRQ14 or DRQ16 for the DMA transfer device (DMA3 or DMA4) specified by the DMAID. DMA3 or D
MA4) reads data from memory 5 and outputs it to system bus 11. In addition, the logic circuit 9 selects the DMA transfer permission signal DACK1 5 or DACK1 7 from the DMA transfer device specified by DMAID
This is transmitted to the K20 and the IO control device 6 is notified of the DMA transfer permission. When the DACK20 becomes active, the IO control device 6 reads the data on the system bus 11.
Write to 1.

このようにして各プロセッサが任意のDMA転送装置を
使用し、IO装置に対してコマンドを発行でき、データ
転送を行うことが出来る。
In this way, each processor can use any DMA transfer device, issue commands to the IO device, and perform data transfer.

第2図は本発明の第2の実施例のブロック図である。第
1の実施例ではシステムバスの形式を単一バス形式とし
たが、このバス形式では1度に1つのプロセッサまたは
DMA転送装置しかバスを使用出来ないので、マルチプ
ロセッサの性能を十分出しにくい。そのため本実施例で
は、バス形式をクロスバースイッチ形式のバス30とし
たものである。
FIG. 2 is a block diagram of a second embodiment of the invention. In the first embodiment, the system bus is in a single bus format, but with this bus format, only one processor or DMA transfer device can use the bus at a time, making it difficult to achieve sufficient multiprocessor performance. Therefore, in this embodiment, the bus type is a crossbar switch type bus 30.

この形式のバス30では、プロセッサまたはDMA転送
装置それぞれがメモリMEM5、IO制御装置6aへの
接続経路を独立に持つ方式で複数のプロセッサ、DMA
転送装置が並行してアクセスを行うことが出来るので、
マルチプロセッサの性能を出すことが出来る。
In this type of bus 30, each processor or DMA transfer device has an independent connection path to the memory MEM 5 and the IO control device 6a.
Since the transfer devices can access in parallel,
It can deliver the performance of a multiprocessor.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によるマルチプロセッサシス
テムにおいては、各プロセッサが10装置を使用できる
ようになると共に、複数のDMA転送装置の任意の1つ
を使用することが出来るようになるという効果がある.
As explained above, the multiprocessor system according to the present invention has the effect that each processor can use 10 devices and can also use any one of a plurality of DMA transfer devices. ..

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の第1の実施例のDMA転送装置のシス
テムを示すブロック図、第2図は本発明の第2の実施例
のDMA転送装置のシステム構戒を示すブロック図、第
3図は従来例におけるDMA転送装置のシステム構成を
示すブロック図である。 1,Ia,2,2a−CPU、3.3a,4−・DMA
転送装置、5・・・主記憶装置(MEM)6,6a・・
・IO制御装置、7・・・プロセッサIDレジスタ、8
.9論理回路、10・・・DMAIDレジスタ、11・
・・システムバス、12,13.18・・・割込請信号
、14,16.19・・・DMA転送要求信号DRQ、 1 5, 1 7, 2 0・・・DMA転送許可 信号DACK、 2 1・・・ IO装置、 3 0・・・クロスバ ースイ ッチ型式バス。
FIG. 1 is a block diagram showing a system of a DMA transfer device according to a first embodiment of the present invention, FIG. 2 is a block diagram showing a system configuration of a DMA transfer device according to a second embodiment of the present invention, and FIG. The figure is a block diagram showing the system configuration of a conventional DMA transfer device. 1, Ia, 2, 2a-CPU, 3.3a, 4-・DMA
Transfer device, 5... Main memory device (MEM) 6, 6a...
・IO control device, 7... Processor ID register, 8
.. 9 logic circuit, 10...DMAID register, 11...
...System bus, 12, 13.18... Interrupt request signal, 14, 16.19... DMA transfer request signal DRQ, 1 5, 1 7, 2 0... DMA transfer permission signal DACK, 2 1... IO device, 3 0... Crossbar switch type bus.

Claims (1)

【特許請求の範囲】[Claims]  複数のプロセッサと複数のDMA転送装置とを有する
マルチプロセッサ・システムにおけるIO制御方式にお
いて、前記複数のプロセッサのうちコマンドの発行を行
うプロセッサを識別するプロセッサIDによりプロセッ
サを識別してコマンドを発行したプロセッサに対して割
込みを発生し、DMA転送装置IDにより使用すべきD
MA転送装置を識別し、データ転送時に前記DMA転送
装置IDが指定されている場合には、該当するDMA転
送装置にDMA転送要求を発行し、前記DMA転送装置
からのDMA転送許可信号によりDMA転送を行い、前
記DMA転送装置IDが指定されていない場合には前記
プロセッサIDにより指定されたプロセッサに割込みを
起こすようにしたことを特徴とするIO制御方式。
In an IO control method in a multiprocessor system having a plurality of processors and a plurality of DMA transfer devices, a processor that issues a command by identifying the processor using a processor ID that identifies the processor that issues the command among the plurality of processors. generates an interrupt for the DMA transfer device ID and selects the D
The MA transfer device is identified, and if the DMA transfer device ID is specified at the time of data transfer, a DMA transfer request is issued to the corresponding DMA transfer device, and the DMA transfer is performed by a DMA transfer permission signal from the DMA transfer device. and, if the DMA transfer device ID is not specified, an interrupt is caused to the processor specified by the processor ID.
JP18940589A 1989-07-21 1989-07-21 Io control system Pending JPH0353361A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006133968A (en) * 2004-11-04 2006-05-25 Fujitsu Ltd Information processor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006133968A (en) * 2004-11-04 2006-05-25 Fujitsu Ltd Information processor

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