JPH03504068A - 制御等を行うネットワークに使用されるセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

検知、２方向通信及び制御をおこなう 知能セル用人力／出力装置 発明の背景 １、　発明の分野 本発明は知能と構成および制御が分布したネットワークの分野、およびそれらの ネットワークが検出、通信および制御に用いられる場合に主としてネットワーク に用いられる知能セルに関するものである。 ２、　従来の技術 ネットワーク環境において検出、制御および通信を行う商用の製品が多数ある。 それらの製品は非常に高価で高度なシステムから、知能セルをほとんど持念ない 簡単なシステムまでの範囲にわたる。本発明は比較的大量の知能と処理能力を有 するが、安価であるシステムを得ることを０指していることがわかるであろう。 市販されている１つの装置「Ｘ　−１０，Ｊは、たとえば電灯スイッチと電灯の 間で制御を行う。電灯スインｉが動作させられると、符号パケットが電力線を通 じて電灯における受信器へ送られる。符号パケットは２回送られる。１回はそれ の真の形で送られ、２回目はそれの相補形で送られる。符号が受信器によシ受信 されると、それは解釈され、電灯を制御するために用いられる。スイッチにおけ る送信器が電灯における特定の受信器と通信できるようにするために機械的なア ナレッシング手段が採用される。 本発明は現在の装置よシ十分に高い性能と柔軟性を提供するものである。 出願人はＸ−１０およびその他の知られている従来の装置についての参考文献を 提出するであろう。 発明の概要 検出、通信および制御を行うネットワークについて説明スる。プロセッサ、と入 力／出力部を有する集積回路をおのおの含む複数の知能セルがネットワークへ結 合される。製造された時に各プログラム可能なセルは独特の識別番号（４８ビツ ト）を受ける。 それらの識別番号はセルに永久に保たれる。セルは電力線、より対、無線周波数 、赤外線超音波、電灯同軸等のような種々の媒体へ結合されてネットワークを形 成できる。 装置の識別番号（ＩＤｉ）によシネットワークは互いに区別される。特定の機能 を実行するために各ネットワーク内のセルの群が形成され、それらの群は群ＩＤ ｓ　により識別される。通信は装置ＩＤｓと、群ＩＤｓと、セルＩＤｓとを用い てネットワーク内で通信が行われる。あるセル（アナウンサー）へ、たとえばス イッチの状態を検出するタスクを割当てられ、他のセル（リスナー）へは電灯を 制御するといのタスクを実行でき、かつ多数の群の構成部分とすることかでき、 かつ、たとえば１つの群に対するレピータとして、および別の群内のリスナーと して動作できる。製造されると、セルはセルＩＤを除いて同一である。特定の群 または複数の特定の群に対するタスクを実行するためにそれらはプログラムされ る。 このセルの好適な実施例はマルチプロセッサと多数のＩ１０１００含む。任意の プロセッサが任意のＩ１０１００通信できる。これによシ、１１０部とのインタ ーフェイスによシひき起される潜在的な割込みなしにプログラムを連続して実行 できる。工１０部はプログラム可能なＡ−Ｄ変換器とプログラム可能なり−Ａ変 換器、および他の動作モードのための他の回路を含む。 このネットワークプロトコルは大きな融通性を持たせ、たとえば、セルが所定の 場所に置かれた後で群の形成と変更の少くとも一方を行うことができる。 このネットワークのための知能はセルの間に分布されることがわかるであろう。 一般に、ネットワークには軽く負荷がかけられるが、起ることがある競合および その他の条件に対する備えがなされる。一般に、セルの間の通信は、ネットワー クの制御機能に関連しないデータの送信のためではなくて、群に割当てられた諸 機能を実行するために最適にされる。 この理由から、通常は、メツセージを運ぶパケットはイーサネット、チーバ、ア ップル・トーク、Ｘ−２５およびその他の広帯域およびデータ通信装置と比較し て比較的短い。 発明されたネットワークおよびセルのその他の面は本発明の詳細な説明から明ら かであろう。 図面の簡単な説明 第１図は本発明の典型的な用途を示すブロック図である。 第２図はセルの群化を示す線図である。 第３図はセルの群内を示すために用いられる第２図に類似の別のブロック図であ る。 第４図は副チャネルを説明するために用いられる線周波数である。 第５図は複数のセルを示す線周波数である。この線周波数は本発明を用いるセル 群形成を説明するために用いられる。 第６図は本発明に用いられるパケットの様式を示すチャートである。 第７図は第６図のパケット様式宛先リスト部を示すチャートである。 第８図は本発明でセルの群を形成するために用いられる一連の過程を示す。 第９図は本発明に用いられる六者択三符号化のための符号割当てを示すチャート である。 第１Ｏ図は通信および制御セルのブロック図である。 第１１図は第１０図のセルのプロセッサ内で用いられる命令復号論理の一部のブ ロック図である。 第１２図は第１０図のプロセスの詳細なブロック図である。 第１３図は第１０図のプロセッサのためのタイミング図である。この図はセルに より採用されているパイプライニングを行う、ために用いられるラッチとレジス タも示す。 第１４図は六者択三符号器の現在の好適な実施例を示すブロック図である。 第１５図は六者択三復号器の現在の好適な実施例を示すブロック図である。 第１６図は大者択三符号検査器の現在の好適な実施例を示すブロック図でおる。 第１７図は１１０部の１つのバッファ部電気回路図である。 第１８図はＩ１０１００ためのカウント機能とタイミング機能の電気回路図であ る。 第１９図は１１０部のための制御および状態マシンの電気回路図である。 第２０図はＩ１０１００組合わされるサンプルおよびホールド手段用の電気回路 図である。 第２１図はデジタル−アナログ変換を賀うためにｉ　／　ｏ副部内に形成された ネットワークを示す。 第２２図はアナログ−アナログ変換を行うためにＩ１０副部内に形成されたネッ トワークを示す。 第２３図はＩ１０１００通信部分を示す電気回路図である。 第２４図はＩ１０１００通信競合のために用いられる状態図である。 第２５図はリンクレベルＡＲＱのための状態図で、　ある。 第２６図は一次局接続のための状態図である。 第２７図は二次局接続のための状態図である。 第２８図は群化装置のためのブロック図である。 第２９図はパケットによシ送るためにシステム！Ｄが符号化され、かつセル内で 符号化される形を示す線図である。 第３０図は入力／出力部の動作とセマフォレジスタの動作を説明するために用い られる線図である。 本発明の詳細な説明 ネットワークにおいて通信と、検出と、制御とを行う装置と方法について説明す る。ネットワークが複数の知能セルを含んでいる場合には、セルは一般にプログ ラム可能な１チツプ遠隔制御装置、プログラム可能なエチップ遠隔検出装置、お よびプログラム可能な１チツプ遠隔通信装置であって、（各種の媒体を介して他 のセルへ相互に接続され夷場合に、分布検出、通信、制御およびネットワーク構 成知能、構成および制御を有する。装置は通信の必要を基にした階層に編成され たセルのネットワークを有する。 セルは、ネットワーク階層とは独立に動作「群」Ｋ編成される。セルの群は群機 能を実行するために一般に用いられる。この機能は群内のセルへタスクを割当て ることによシ実行される。セルは情報の通信と、制御と、検出とを行う。一般に 、各セルは独特の識別番号を有し、双方向通信プロトコル、入力／出力、パケッ ト処理、”アナログおよびデジタル検出および制御のような情報処理タスクを行 う。一般に、セルで構成されている装置は、装置全体にわたって分布されるネッ トワーク構成情報を格納する特性を有する。そして、自動的に送られるメツセー ジをセルの間で通信する。各装置は独特の識別（ＩＤ）も有する。その識別は、 現在の好適な実施例においては、４８ビツトである。更に、それはプログラム可 能で、多くの用途に用いることができる入力／出力Ｉ１０回路を含み、特定の検 出、通信、制御、Ｉｌｏ、アナログ１１０、通信Ｉ　１０．および通信ビットレ ートにセルを構成するために融通のきくデジタルプログラミングを行う。 本発明を完全に理解できるようにするために、以下の説明においては、特定の周 波数のような特定の事項の詳細について数多く述べである。しかし、そのような 特定の詳細事項なしに本発明を実施できることが当業者には明らかであろう。そ の他の場合には、本発明を不必要に詳しく説明して本発明をあいまいにしないよ うにするために、周知の回路、方法等は説明しない。 工 本発明の応用の概観 本発明の詳細な説明する前に、典型的な応用を理解することが以下の詳細、な説 明を理解する助けとなるでちろう。第１図には家庭における本発明の使用を基に した簡単で典型的な応用が示されている。第１図においては、電灯２３を制御す るために本発明によシスイツテ２２が用いられる。 装置２０はセル２７を含み、このセルはスイッチ２２へ接続される。セルはトラ ンシーバ２９へも接続される。トランシーバとセルのための電力は電源３０から 供給される。その電源は線２４と２５から電力を受ける。この例のために、線２ ４と２５は通常の家庭用配電線（たとえばｌｌ０ＶＡＣ）であって、電源３０は ５ポル）ＤＣ電源である。セル２７は集積回路とすることが好ましい。これにつ いては第１０図から始めてよシ詳しく説明する。トランシーバ２９はデジタルデ ータの受信と送信のための多くの周知の装置のうちの任意の１つとすることかで き、ここでは送信されるデータについて嬬どのような処理も行わない。装置２０ の全体は、スイッチを通常納めている通常の壁取付は電気ボックス内に納めるの に十分小さくできる。 装置２１も典型的なコンセントの中に納めることができるほど十分に小さくでき 、電源３１とトランシーバ３３を含む。電源３１とトランシーバ３３は電源３０ とトランシーバ２９にそれぞれ構造を同じにできる。このセル２８はトランシー バ３０と、電源２９と、ソレノイドによシ動作させられる電源スィッチ３２とへ 結合される。セル２８は、プログラミングと識別番号を除き、セル２７と同じに できる。 それについては後で説明する。セル２８からの出力がソレノイド３２を制御して 電源スィッチを動作させる。その電源スィッチは電灯２３を電源線３４と３５へ 接続する。後でわかるように、セル２８は、レオスタット（図示せず）等を制御 できるデジタル出力またはアナログ出力を供給して電灯２３を減光させることが できるようにする。 電源線２４と２５における切れ目２６は電源線３４または３５と必ずしも同じ回 路にないことを示すために用いられる。トランシーバ２９はトラ／７−バ３３と 必ずしも直接通信せず、トランクーパの間の通信は別のセルと、装置２０と２１ の間で送られるパケットを中継するトランシーバを介するリンクを必要とするこ とがあることがわかるであへう。 第１図において、トランシーバ２９（！：３３は電源線を介して通信する。トラ ンシーバは数えきれないほどの媒体を介して、かつ任意のボー速度で、無数のや り方で相互に通信できる。たとえば、トランシーバはアンテナを介して無線周波 数信号またはマイクロ波信号をおのおの送信し、受信できる。トランシーバは通 常のよυ線または光フアイバケーブルのような通信線を介して接続でき、それに よシミ力線とは独立に相互に通信する。トランシーバの間には、赤外線通信また は超音波通信のような他の知られている通信媒体を採用できる。典型的な通信速 度は電力線の場合には１秒間当、９１０にピッ）　（ＫＢＰＳ　）である。無線 周波数、赤外線媒体、より線、光フアイバリンクおよびその他の媒体の場合には よシ高い伝送速度が可能である。 セル２１はスイッチ２２の開放または閉成を検出し、それから、スイッチ２２の 状態を開始するメソセージを含むパケットを用意する。そのパケットはトランシ ーバ２９と、線２４．２５を介してセル２８へ送られる。セル２８はパケットを セル２７へ送す返えすことによりメツセージに対する確認応答を行い、ソレノイ ド制御電源スィッチ３２を動作させることによシミ灯２３を点灯°または消灯す ることによって、それが受けたメツセージに対して働きかけることも行う。 各セルは独特の４８ビット識別番号（ＩＤ番号）を有する。その識別番号はセル アドレスとも呼ばれる。現在の好適な実施例においては、各セルは製造法の一部 としてその永久的な独特のＩＤ番号を受ける。（以後の製造においてはそれを変 更することはできない。）約２４８個の可能なＩＤ番号で、実用的な目的のため にネットワークがどれだけ大きくなっても、またはどれだけ多くのネットワーク が相互に接続されても、各セルは独特のＩＤ番号を持つことがわかるであろう。 それから、群化装置が個々のセルＩＤをアクセスし、システムＩＤを各セルに割 当てる。また、群化装置はセルを群にまとめて群に関連する諸機能を行う。 第１図に示されているものについては、セル２７の主な機能が「アナウンスする 」ことである、すなわち、ネットワーク通信線２４と２５および３４と３５にお けるスイッチ２２の状態を送ることであることを示すために「Ａ」として示され ている。一方、セル２８の第１図における主な機能がネットワークを「聰く」こ とであり、とくにセル２７からのメツセージを聴くことであるから、セル２８は 文字ｒＬＪで示されている。後の図においては、装置２０のようなアナウンサー 装置と、装置２１のようなリスナー装置を示すために、とくに多数のセルの群形 成に関連してｒＡＪと「Ｌ」指示が用いられへ。説明のために、セル自体を、ト ランシーバが参照するととなしにデータを送信または受信するものということが 時にある。（ある場合には、トランシーバは巣なる受動ネットワークまたは単な るワイヤとすることができる。それらのネットワークやワイヤはセルの入力端子 ／出力端子を線へ結合する。セルの１１０部はよυ線等を駆動できる出力信号を 提供できることがわかるであろう。したがって、セル自体はある媒体のためのト ランシーバとして機能できる。）次に説明するように、セル２７と２８はマルチ プロセッサの属性を有するプロセッサである。それらのセルを設置する前または 設置した後で、アナウンサーまたはリスナーのようなセルの求められている機能 を実行するため、および群化組合わせのためにそれらのセルをプログラムできる 。 ■ ネットワーク編成および定義 Ａ、定義 セル：　セルというのは、遠隔制御、遠隔検出、遠隔通信の少くとも１つを行う 、知能を持ったプロダラム可能な素子または複数の素子であって、他の同様な素 子へ相互に接続されると、知能が分布されている通信ネットワークすなわち通信 装置、制御ネットワークすなわち制御装置、および検出ネットワークすなわち検 出装置を形成する。 アナウンサー：　アナウンサーは群メツセージの発信元である。 リスナー：　リスナーは群メツセージを受けるものである。 （アナウンサーはある場合にはリスナーから状態情報を求めることがある。） レピータ：　レピータというのは、他の機能に加えて媒体からパケットを読取り 、それらのパケットを放送するセルである。 群：　共通の機能（たとえば、１組の電灯を制御するスイッチ）のために−緒に 動作する１組のセルが「群」と呼ばれる。 第２図において、群３Ｔはアナウンサー３７ａと、リスナー３７ｂ、３γＣと、 リスナー４０とを有する。 群３８はアナウンサー３８ａ　と、リスナー３８ｂ、３８ｃと、リスナー４０と を含む。第２図は１つのセル（セル４０）を２つの群におけるリスナーとするこ とができることを示す。アナウンサー３７ａが電灯スイッチ機能を持つものとす ると、それはセル３７ｂ、３７ｃ、４０を介して電灯を制御できる。同様に、ア ナウンサー３８ａ　に組合わされているスイッチがセル３７　ｃ、　３７　ｂ、 　４０を介して電灯を制御できる。 第３図において、群４２はアナウンサー４４．４５とリスナー４６．４７を含む 。群４３はセル４４を群４２と共用するが、セル４４は群４３に対してはリスナ ーである。群４１はセル４７を群４２と共用するが、セル４７は群４１に対して はアナウンサーであシ、たとえば群４１のリスナー４８へアナウンスできる。セ ル４７は群４２に対してリスナーと１−ても動作する。１つのセルを図示のよう に１つの群に対してアナウンサーとし、別の群に対してリスナーとすることがで きる（セルはそれらの機能を実行するためにプログラムできる。それについては 後で説明する）。しかし、ここで意図しているように、１つのセルは２つ以上の 群に対してアナウンサーとなることはできない。 （現在の好適な実施例においては、各セルは三対の入力／出力線対と遣択線を有 する。６対は共通の資源セットを共用する。求められている共用資源が衝突しな い場合には線をいくつかの機能に対して独立して使用できる。別の機能において は、線は対として使用される。この例においては、セル２Ｔからの一対のリード が電灯のスイッチへ結合され、別の対がアナウンサー、セル２７、からの通信の ために用いられる。） 副チャネル：　第４図には、よシ線５０のような共通媒体を介して通信している 第１の複数のセルが示されている（セルはｒＣＪとして、アナウンサーはｒＡＪ として、リスナーは「Ｌ」とし図示されている）。これ（たとえばよシ線５０） は副チャネル、すなわち、全てのセルが同じ媒体を介して相互に直接通信する１ 組のセルである。セル４９のような副チャネルの任意の部材による放送がよシ線 ５０を介してその副チャネルの全ての部材により聴かれる。 チャネル：　チャネルは全てのセルが同じ媒体を用いて通信する２つまたはそれ 以上の副チャネルを有する。第４図には、よシ線５２へ結合されて別の副チャネ ルを形成する別の複数のチャネルが示されている。セル５６と５７がよシ線７２ を介して相互間で通信すると仮定する。それらは更に別の副チャネルを形成する 。よシ線５０．５２．７２に組合わされているセルは１つのチャネルを構成する 。よシ線５０．５２．７２が１つの連続したよシ線とし、１つの副チャネル５０ が第２の副チャネル５２から非常に離れているために副チャネルの間の唯一の通 信が、セル５６と５７の間に引かれているよシ線Ｔ２の部分を通じて行われるよ うにすることが可能である。この場合にはセル５６と５７が他のどのような機能 （たとえばアナウンサーまたはリスナー）も果すことができることに加えて、そ れらのセルは「レピータ」となることを割当てられる。 第４図には群５５が示されている。この群は２種類の副チャネルにアナウンサー とリスナーを有する。 別の群７５が示されている。この群は１３の副チャネル５１と副チャネル５２に アナウンサーを有する。 それらの副チャネルは異なる媒体を使用するから、それらの副チャネルは同じチ ャネルの一部ではない。 ゲートウェイ：　ゲートウェイは２種類の媒体からパケットを読出して、それら のパケットを再放送する。セルをゲートウェイとすることができる。チャネルの 間の通信がゲートウェイ５４を介して行われる。 第４図において、七Ｉ・５８を含んでいる付加側チャネルが別の媒体、たとえば 共通電力線へ結合されている。セル５Ｂは°チャネルゲートウェイ５４へ接続さ れている状態が示されている。そのチャネルゲートウェイはよシ線５２と通信す る。ゲートウェイ５４はアナウンサー機能またはリスナー機能を必ずしも行わず 、むしろ、図示の実施例では、２種類の媒体の間で通信を行うことによりチャネ ル機能を行う。 副ネットワーク：　副ネットワークは同じシステム識別番号（システムＩＤ）を 有する全てのセルを含む。たとえば、１つの家庭内の全てのセルは同じシステム ＩＤを持つことができる。したがって、第４図のチャネルを同じシステムＩＤを 共用している同じ副チャネルの部分とすることができる。 全ネットワーク：　全ネット・ワークはおのおの異ことかできる。副ネットワー クの間でパケットを交換するために通信プロセッサが用いられる。通信プロセッ サは、自分のシステムＩＤと、アドレッシングと、その他の情報を交換するパケ ットを翻訳する。 工場の建物は自身のシステムＩＤをおのおの有することができるが、システムＩ Ｄを交換することによシ２つの間の制御が用いられる。（この出願においては「 ネットワーク」という語はそれのより一般的な意味で用いられるから、この節で 定義する１−全ネットワーク」以外のものを指す。） 後で用いる他の用語は次の通シである。 グローブ・パケット：　あふれさせることにより送られるパケットである。この パケットは、それがネットワークを通って移動するにつれてルート情報を累積す る。 群化装置：　セルの間の経路の決定を制御し、セルを群へ割当て、機能を群の部 材へ割当てる装置である。 競合：　２つまたはそれ以上のセルが同じ副チャネルで同時に放送しようとして おり、かつそれの信号が干渉する時に存在する状態のことである。 ３３群形成 第５図に示されている複数のセルは通信のためにヤネルの部分であると仮定する 。更に、１つのセル、アナウンサー６０、をリスナー６５とともに群にされるも のと仮定する。線５９のような、セルの間の線を用いて、どのセルが相互に直接 通信できることを示す。たとえばアナウンサー６０とセル６１が相互に通信でき る。（セル６１．６２．６３．６４．６６はもちろん他の群のアナウンサーまた はリスナーとすることができるが、説明のために第５図ではｒＣＪとして示され ている。）アナウンサー６０とセル６１．６２．６３は相互に全て通信するから 、それらのセルは同じ副チャネルにある。同様に、セル６２．６４．６５．６６ は別の副チャネルにある。 （第５図には別の副チャネルがある。）しかし、重要なことは、アナウンサー６ ０とリスナー６５は第５図のチャネルの異る副チャネルにあり、アナウンサー６ ０からリスナー６５ヘメツセージを送ることができる経路が無数にあり、たとえ ばセル６１と６４を通る経路またはセル６２と６４を通る経路等がある。 全てのセルは家屋の同じ配電装置上にあるが、それらのセルは相互に直接通信し ないこ、とがあることに注目されたい。たとえば、家屋の長さに沿う長いワイヤ と、遮断器パネルの低インピーダンスとを通ってリスナー６５へ結合されている だけである１つの回路にアナウンサー６０が設けられることがある。 セルが互いに物理的に近接していても、それらのセルの間の直接通信を阻止する ために、高周波通信メツセージがその経路を通っている間に減衰させられること がある。 以下の説明においては、各セルは他のセルの放送を妨害することなしに放送でき ると仮定する。すなわち、メツセージは互いに干渉し合わない。ある競合が起る 場合についてはこの出願のプロトコル部において取扱うことにする。 一実施例においては、アナウンサー６０とリスナー６５０群は第２８図に示され ている群化装置を用いて形成される。この群が形成される前は、アナウンサー６ ０とリスナー６５は通常のセルであシ、アナウンサーまたはリスナーと示されて いるわけではないことに注目されたい。各群化装置には製造時に独特の４８ビツ トシステムＩＤ（現在の好適な実施例においては４８ピツトの番号が用いられる ）を割当てることができる。現在の好適な実施例においては、各群化装置にセル が含まれる。セルのＩＤがシステムＩＤとなる。これにより各装置は独特のシス テムＩＤを確実に持つようにされる。たとえば、各家庭はそれ自体の「群化」装 置を有するから、家庭内で用いられるそれ自体のシステムＩＤを有する。 このシステムＩＤはネットワーク用のセルパケットにおいて用いられる。この例 においては、一群化装置はセル６０と６５のセルＩＤを利用できる。（セルＩＤ を得る種々の方法については後で説明する。）セルの三対の入力／出力（Ｉｌｏ ）線（または選択ピン）の一対を介して通信することにより群化装置はセル６０ へ接続され、その群化装置はセル６０の４８ビツトのＩＤ番号を読取る。（セル のＩＤを決定する種々の方法については次の節で説明する。）次に群化装置はラ ンダムビット２進数を発生する。 現在の好適な実施例においてはその２進数は１０ビツトである。この数は、アナ ウンサー６０とリスナー６５を有する群の群識別番号（群アドレスとも呼ばれる ）としても機能する。群ＩＤが既に用いられたかどうかを判定するために既に割 当てられた他の群ＩＤに対して、群化装置はその数を検査する。（たとえば、１ つの群化装置が、１つの家庭に割当てられている全ての群ＩＤを見失わずにいる 。）群化装置はセル６０をプログラムして、そのセル６０をアナウンサーとして 指定する。 群化装置はアナウンサー６０に特殊なパケット内の群番号を放送させる。そのパ ケットは、ネットワーク内の全てのセルがこの群の構成要素であるとして指定さ れたとすると、それらのセルにメツセージを確認応答させる。 群化装置はいまはセル６５のＩＤ番号を決定する。 これは、セルが設置される前でも群化装置をセル６５へ直接接続することにより 、または次の節で説明する他の方法によシ行うことができる。（セルと群にＡ、 ５ＣＩＩ名、たとえば「玄関灯」（セル塩）および「外灯」（鮮場）を割当てる ことができる。）これは、ＡＳＣＩＩ名をアクセスすることによってセルよりｉ たは群ＩＤを選択できるようにするために用いられる。 さて、群化装置はアナウンサー６０にグローブパケットを送らせる。プローブパ ケットはセル６５のｉＤを含む。そのパケットは、そのパケットを受ける全ての セルにそれを繰返えすことを指令し、セル６５にそのパケットに対して確認応答 することを指令する。プローブパケットを受ける各セルはそれを繰返えし、繰返 えされたパケットにそれ自体のＩＤ番号を加える。各セルはパケットを１回繰返 えすだけである（グローブパケット２回以上繰返几されることを阻止するメカニ ズムについては後で説明する）。 セル６５は、図において最も直接であるようにみえるもの（セル６２を経由する ）と、より長いもの、たとえばセル６１と６４を経由するものを含めて、無数の 経路を通ってパケットを受ける。セル６５に最初に到達するプローブパケットは 最も直接の経路を通り、したがって好ましい経路を通るものと仮定する。（これ はセル６２を通ると仮定する。）セル６５は、プローブパケットがセル６０によ 、り送られ、セル６２により繰返えされ、セル６のために意図したものであるこ とを示すパケットをセル６５が受ける。この最初のパケットの後でセル６５によ シ受けられる他のパケットはセル６５により捨てられる。 いまはセル６５は確認応答をアナウンサー６０へ送り返見す。このパケットはプ ローブパケットの経路指定を含む（たとえばセル６２によシ繰返えされる）。そ のパケットは、そのパケットを受けたことを確認するためにパケットを繰返えす ことをセル６　・２に指令する。 セル６５に対する確認応答パケットをアナウンサー　６０　妙Ｘ受けた後で、セ ル６２がレピータでなければならないことをそれは決定する。群化装置は、セル ６２の独特なＩＤ番号と、群番号と、セル６２にその群のレピータの機能が割当 てられたことをセル６２に知らせるメツセージとを含むレピータ割当てパケット をアナウンサー６０に送らせる。これはセル６２に、アナウンサーセル６０と６ ５を含む群に対するそれらのパケットの全てを繰返えさせる。セル６２により繰 返えされる群化装置の制御の下に別のメツセージがアナウンサー６０から送られ 、セル６５をリスナーとして指定し、そのセルをその群のためのメツセージに作 用させる（セル６５は群の構成要素になる）。群化装置は、構成要素のセルに格 納されている構成要素番号を構成要素へ割当てる。 上記した群形成が第８図にステップすなわちブロック６８〜７２によシ示されて いる。ブロック６８はプローブパケットの放送を示す（たとえば、セル６０は最 初のプローブパケットを全てのセルへ退社そのパケットは宛先セルのアドレスを 含む。パケットがネットワーク内を進むにつれて、パケットおよびそれらのセル のＩＤ番号を累積してパケットを繰返えす（ブロック６９）。ブロック７０は宛 先アドレスセル（たとえばセル６５）からのプローブパケットに対する確認応答 （応答）を示す。仁のパケットは最初に受けたプローブパケットに含まれている レピータのＩＤ番号を戻す。レピータ割当てパケットがアナウンサーによシ送シ 出されて各レピータに群に対するパケットを再放送させる。これ７５にブロック ７１によシ示されている。最後に、ブロック７２によシ示されているように、セ ル６５のよう々宛先セルがリスナーとして指定されている。 いくつかの種類の設置前群化装置があることがある。たとえば、使用できること がある装置についてはたとえば第２８図を参照されたい。１つの種類は、セルを 群へ予め割当てるために製造者が用いる装置である。別の種類の設置前群化装置 は、小売商その他のセル売手が設置前にセルを群へ割当てるために使用できるも のである。 群化装置はセルを群へ割当て、セルの機能をその群へ割当てる。群化装置はシス テムＩＤをセルへ割当てることもできる。設置前群化装置により割当てられたシ ステムＩＤは必ずしも独特のシステムＩＤではない。（設置後群化装置は独特の システムＩＤを各システムへ割当てる。） システムＩＤを発生するために設置前群化装置により使用できる１つの方法は、 ある範囲の４８ビツトアドレスと、設置前システムＩＤとして使用するために別 にされたシステムＩＤ番号とからシステムＩＤを選択することである。群！Ｄお よび群アドレスとして使用するために別にされている１〜１０２３の範囲内のセ ル！Ｄと同様に、１０２４〜２０４７の範囲内のセルＩＤは設置前システムＩＤ として使用するために別にできる。 群化装置と、その池のネットワーク制御装置が、設置後システムＩＤとは反対に 、設置前システムＩＤを識別できることが望ましい。セルＩＤをコピーすること により設置後システムＩＤが発生されるから、設置１０システムＩＤのためにと っておかれた範囲にはセルＩＤを割当ててはならない。したがって、その範囲内 のＩＤ番号はセルへはセルＩＤとしては割当てられない。 製造者によシ群に予め割当てられたセットとしてセルを販売することがある。製 造者により用いられる設置前群化装置Ｒの種類は、セルの不揮発性メモリに適切 な符号を書込むことによりセルを群へ割当てる。使用者はそのような１組のセル を設置でき、その１組のセルが１つの副チャネルを介して通信できるのであれば 、設置後群化装置による割当てなしにその１組のセルは動作するであろう。 セルが購入された時、または設置前の任意の時に使用者はセルを群へ割当てるこ とができる。前に説明したケースとは異って、それらのセルは製造者により群へ 割当てられず、割当てられないセルと呼ばれる。割当てられないセルは全て同じ システムＩＤと、割当てられたセルによってだけ使用するためにとっておかれた システムＩＤ番号とを有する。 使用者は、製造者によシ使用された設置前群化装置とは異なることがおる設置前 群化装置を用いることにより、１組のセルを群へ割当てる。 典型的には、それらの群化装置は１度に１つのセルに対して動作する。オペレー タは新しい群ＩＤとシステム、Ｉ　Ｄを発生することを群化装置に指令し、それ から各セルは装置へ接続される。セルが群化装置へ接続されている間にセルを群 へ割当てることをオペレータは群化装置へ指令する。新しい群ＩＤとシステムＩ Ｄを発生することをオペレータにより指令されるまで、群化装置はセルに同じ群 Ｉｌ）とシステムＩＤをセルへ割当てる。 使用者はそのような１組のセルを設置でき、その１組のセルが１つの副チャネル を介して通信できるのであれば、設置後群化装置を使用することなしにそれは動 作する。 割当てられないセルは群を構成でき、設置後に次のようにして群へ自身で割当て ることができる。 第１のアナウンサーのセンサ入力部（たとえば電灯スイッチ）を介して刺激され る第１のアナウンサーは群形成過程を制御する。設置前群化装置のためにとって おかれたシステムＩＤ番号の範囲からそれはシステムＩＤを無作為に選択する。 それは群ＩＤ番号を無作為に選択する。それから、その群の構成ｇ！素である任 意のセルからの応答を求める群ＩＤ番号をそれはパケットで放送する。送ってい るセルが任意のそのような応答を受けるとすると、それは別の群ＩＤを無作為に 選択する。セルは、それが動作している装置において使用されていない群ＩＤを それが見つけるまで、無作為な群ＩＤを選択し、かつその群ＩＤが既に使用され ているかどうかを調べるために試験する過程を続ける。 工場においてプログラムされた割当てられていないセルのデフオールド構成情報 がそれの機能をリスナーまたはアナウンサーとして識別する。９割当てられてい ないセルがアナウンサーであるとすると、それはそれの噴出入力が刺激されるこ とを待ち、それが刺激されるとセルはアドレスされたパケットを群へ送る。 割当られていないセルがリスナーであるとすると、そのリスナーは電源投入後に パケットを聴く。そのセルはそれが受ける第１のパケットから群ＩＤを取シ、そ れ自身をその群へ割当てる。それからそのセルは応答をアナウンサーセルへ送る 。この応答はパケットだけの確認応答ではない。それはそのセルを群中のリスナ ーとして識別するパケットで１）、そのパケットはアナウンサーによシ確認応答 せねばならない。これによシ、全てのリスナー識別パケットが、過程中で競合と 衝突が存在したとしても、全てのリスナー識別パケットがアナウンサーに確実に 到達するようにされる。 群アナウンサーセルを送ったセルは、各応答が来るにつれて群の構成要素のリス トを構成する。それからそれはパケットを各リスナーへ送って群の構成要素の番 号をそのリスナーへ割当てる。 割当てられていないセルを既存の装置へ加えることができ、上の第３章において 説明した上の方法に類似するやシ万で群へ割当てられる。りろナーは装置と群を 上の第３章におけるのと同じ方法によシ結合する。 上の例においては、アナウンサーはそれのセンナ入力を介して刺激されることを 待つ。割当てられていないアナウンサーはそれの最初のセンサ入力刺激またはそ れの最初に受けたパケットを待つ。それら２つの事象のうち、最初に起きた事象 がアナウンサーセルの次の動作を決定する。 そのセルが最初に刺激されたとすると、そのセルは上記の例と全く同様に群形成 過程を制御する。アナウンサーセルが群パケットを最初に受けたとすると、それ はその群をアナウンサーとして結合する。 それから、それは、群についての構成情報（群の寸法、アナウンサーの数等）と 、群の構成要素の番号の割当てとを求めるパケットを群のアナウンサーへ送る。 Ｃ０群化のためのセルを識別する方法 群を形成するため、またはセルを群へ加えるために必要なステップを群化装置に 行わせるためには、群へ加えるセルのＩＤを知らねばならない。それから群化装 置はそれらのセルＩＤを用いて、群化過程中にセルへの指令をアドレスする。群 化装置を有する使用者がセルＩＤを得るために用いる方法を後で表にして示す。 下記の例においてセルと通信する群化装置またはその他の制御装置の性能は１． 安全手続きを用いるならば、その安全手続により制限できる。 安全手続きと、通信の制限と、安全レベルとは本発明にとっては重要ではない。 下記の例は安全手続きをとらないと仮定している。とくに、群化装置が装置の鍵 （システムＩＤと暗号化の鍵）を有するのでなければ、群化装置が設置されてい るセルと通信することが不可能なことがある。 １　セルへの直接接続。 群化装置はセルパッケージのＩ１０線へ接続でき、それからセルのＩＤを要求し ているそのセルへメツセージを送る。セルが設置される前または設置された後で セルのＩＤを見つけるために物理的な接続を使用できる。システムの安全を保護 するために、設置されているセルにおいてこの機能を使用者が不能にできるよう にするために、知られている手段（たとえばヒユーズまたはプログラムされ不能 化指令）を使用できる。 ２、特殊ピンの使用によるセルの選択 選択機能を行うことを指定されたセル入力ビンを刺激することによってセルを物 理的に選択するために、使用者は群化装置または他のある選択装置を使用できる 。群化装置は通常の通信チャネルを介してセルと通信し、選択された全てのセル がそれのＩＤで応答することを求める放送メツセージを送る。ただ１つのセルが 選択されるから、そのセへだけが要求に対して応答する。セルが設置される前、 または設置され、た後でセルのＩＤを見つけるために物理的選択を使用できる。 また、システムの安全を守るために、使用者がこの機能を不能にできるようにす る手段が設られる。 ３、　以前に群化されたセルの、全ての名称の質問この例においては、ＡＳＣＩ Ｉ　ｒ群」名と「セル」名がセルへ既に割当てられていると仮定する。この方法 によれば、システム中の全てのセルの鮮場とセル名（ＡＳＣＩＩ名）を知らせる ことを群化装置はそれらのセルに質問する。使用者は群化装置を用いることによ り鮮場のリストをスクロールする。目標セルを含んでいると信ぜられる鮮場を使 用者は選択する。群中の全てのセルの名と、それらのセルに割当てられたタスク （アナウンサー、リスナー、レピータ）とを群化装置は表示する。目標セルであ ると信ぜられるセルの名称を使用者は選択する。 選択したセルがアナウンサーであれば、そのアナウンサーの入力を刺激すること により、そのアナウンサーを起動することを群化装置は使用者に教える。 たとえば、セルが電灯スイッチに取付けられているとすると、使用者は電灯を点 滅する。セルは発表ノくケラトを群へ送る。群化装置は通信チャネルを聴き、群 番号と構成要素の番号、または起動されたアナウンサーの池の符号を発見する。 選択されたセルがリスナーセルであるとすると、そのセルの出力をトグルするこ とをそのセルに指令するパケットを群化装置は（アドレッシングのために群番号 と構成要素の奇岩を用いて）そのセルへ送る。たとえば、セルが電灯を制御する ものとすると、電灯は点滅する。これにより、使用者が正しいセルを選択したこ とを使用者は確認できる。 目標セルがそれのセルＩＤを戻すことを指令するパケットを群化装置は目標セル へ送る。そうすると、群化装置は目標ＩＤをいまは知り、群割当て過程を続行で きる。 セルの設置前または設置後にセルのＩＤを見つける前に質問名が用いられる。 ４、群刺激 この方法は、群とセルのＡＳＣＩＩ名が割当てられているネットワークにおいて 用いられる。使用者は次の群発表を待つことを使用者は群化装置に指令する。そ れから使用者は対象とする群中のアナウンサーを刺激する。たとえば、アナウン サーが電灯スイッチであるとすると、使用者はスイッチを投する。 群化装置は発表パケットを聴いて、それから群ＩＤを取出す。 使用者は、全ての群リスナーの出力をトグルすることを指令するパケットをそれ らのリスナーへ群化装置に送らせることによシ、その群ＩＤ７５％希望の群に対 するものであることを確認できる。使用者は、リスナーセルの動作を観察するこ とによシ、それが希望の群でちることを確認する（たとえば、群が照明制御器で 構成されるものとすると、電灯は点灯する）。 さて、その群ＩＤを用いると、各セルがそれのセル名で応答することを要求する パケットを、対象とするセルが見つかるまで群化装置は放送する。使用者はその 名称を選択し、群化装置は、そのセルのよりを知って、群割当て過程を続行でき る。 使用者が選択するものとすると、群化手続きを続行する前にセルのＩＤを確認で きる。以下の手続きはそのＩＤが目標セルに対するものであることを確認するた めに用いられる。 選択されたセルがアナウンサーであるとすると、群化装置はアナウンサーの入力 を刺激することにより、そのアナウンサーを起動することを使用者に教える。た とえば、セルが電灯スイッチへ取付けられるとすると、使用者はスイッチを点滅 する。それから群化装置は群アドレスとセルの構成要素番号を見つけることがで きる。 選択されたセルがリスナーであれば、セルの出力をトグルすることをセルに指令 するパケットを群化装置は（アト

【／ツシングのために、群番号と構成要素番号 を用いて）そのセルへ送る。たと几ば、セルが電灯を制御するものとすると、電 灯は点滅する。 これによシ、使用者が正しいセルを選択したことを使用者は確認できる。 ５、　アナウンサを刺激 この方法は、群またはセルのＡＳＣＩＩ名が割当てられていないが、アナウンサ ーとリスナーが割当てられているネットワークにおいて用いられる。次にアナウ ンサーが刺激された時にそのアナウンサのＩＤを含んでいるパケットを放送する ことを各アナウンサーに指令するパケットを、群化装置はネットワーク内の全て のセルへ送る。それから、それの検出した装置を起動することによシアナウンサ ーを刺激すること、たとえば、電灯スイッチアナランサに対しては電灯スイッチ を入れること、を群化装置は使用者に教える。使用者はただ１つのアナウンサー を刺激するから、群化装置はセルＩＤを有するただ１つのパケットを受ける。 別のアナウンサーセルが同時に刺激される機会が存在する。おそらく他のだれか が電灯スイッチを入れ、または温度センサが温度変化を検出する。受けたＩＤが 正しいセルに対するものであることを確認することを使用者は望むことがある。 セルＩＤが正しいものであることを確認するために、使用者は２回目のアナウン サー刺激を行い、同じ結果が起ることを確認する。 ６、　リスナーをトグルする この方法は、鮮場またはセル名が割当てられていないネットワークにおいて用い られる。自身のＩＤで応答するリスナーであるセルに質問するパケットを群化装 置は放送する。群化装置は応答するセルの数を制限する必要があるから、応答を 可能なセルＩＤのサブセットに制限するためのＩＤビットマスクをパケットは含 む。群化装置がリスナーＩＤのリストを発生すると、それは使用者が各リスナー をトグルすることを許して、リスナーセルにそれの出力をオンおよびオフさせる 。目標セルがそれの出力をトグルしていることを使用者が観察するまで、使用者 はリスナーセルのリストを続行する。それから使用者はセルを群化装置に対して 識別し、その群化装置は群化動作を続行できる。 Ｄ６パケツトフオーマツト セルによシ送られるパケットは数多くの７．イールドを含む。たとえば、群発表 のために用いられるフォーマットが第６図に示されている。他のパケットフォー マットは付録Ａにおいて述べる。各パケットは、受けるセルの入力回路を同期さ せる（ビット同期）ために用いられるプリアンプルで始まる。この好適な実施例 において用いられるプリアンプル符号は六者択三組合わせ符号の部分として説明 する（第９図）。６ビツトのフラッグフィールドが各パケットを開始し、終らせ る。フラッグフィールド符号も第９図に示されている。 ここで好適なことであるが、各セルはパケット全体を読込み、競合タイマフィー ルドを除いてパケットについての周期的冗長符号（ＣＲＣ）　　の計算を行い、 その結果を受けたパケットのＣＲＣフィールドと比較する。第１２図のＡＬＵ１ ０２は、パケットＣＲＣを計算するためのハードウェアと、中間結果を格納する ためのＣＲＣレジスタ１３０　とを有する。 バケツ）ＣＲＣを入来パケットについて確認できないとすると、そのパケットは 捨てられる。パケットＣＲＣは計算されたように１６ビツトであり、それから大 者択三符号で伝送するためＫ、第９図の符号化を用いて２４ビツトフイールドへ 変換される。（この節においては、パケットフィールドの説明の残りに対しては 、第９図の六者択三組合わせ符号で符号化する前にフィールド長について説明す る・。）この好適な実施例においては、ＣＲＣは　ＣＣＩＴＴ標準７／ｌ／ゴリ 、＜　ム（Ｘ”　＋Ｘ”　十Ｘ５＋　１　）　でｈる。 システムＩＤは３２ビツトフイールドであることがいまは好ましい。４８ビツト システムＩＤの他の１６ビツトがＣＲＣ計算に含まれるが、部分子パケット（第 ２９図）として送られることはない。 リンクアドレスフィールドは４８ビツトフイールドである。このフィールドが全 部ゼロであると、全てのセルにより働きかけられるシステム全体の放送としてパ ケットは解釈される。たとえば、プローブパケットはリンクアドレスに対して全 部ゼロのフィールドを有する。群アドレスはり／クアドレス内に含まれる。群ア ドレスでは初めの３８ビツトはゼロで、残りの１０ビツトは群アドレスを含む。 （前記した、工場において割当てられたセルＩＤ番号は１０２４　から２４８の 範囲に及ぶ。その理山は、２１０のアドレスが群のために留保されるからである 。）ある場合にはリンクアドレスは個々のセルのアドレスである。（たとえば、 セルにレピータまたはリスナーのタスクが割当てられている時。）競合タイマは １０ピツトフイールドであって、タイマフィールドの１０ビツトを確認するため に用いられるＣＲＣフィールド（または他の検査合計）のための付加６ビツトを 有する。パケットを繰返えす各セルは、そのパケットを送るためにセルが待たね ばならないとすると、このフィールドに対して作用する。他のセルによりパケッ トが送られているものとすると、あるセルはそれのパケットを送ることを待たな ければならない。それが待つ時間は競合タイマフィールドをカウントダウンする ことにより指示される。このフィールドをカウントダウンする速さはセルにおい てプログラムでき、その速さはネットワークの種類の関数である。そのフィーヘ トは、ネットワークの種類により選択できる定数でスタートする。パケットを繰 返えしている各セルは、パケットを受けた時に、フィールド中の数からカウント ダウンする。したがって、あるパケットを４回繰返えし、含まれている４個のセ ルのおのおのが伝送を待っているものとすると、競合フィールド中の数は、待っ ている回数の和を定数（たとえば全部ゼロ）から差し引いたものを反映する。競 合タイマフィールドが全部ゼロに達すると、パケットの伝送を待っているセルは 、そのパケットを送るよりはそれを捨てる。これはより古いパケットが到達する ことを阻止し、新しいパケットであると解釈される。 述べたように、競合タイマはそれ自身の６ビツトＣＲＣフイールドを有する。パ ケットＣＲＣに競合タイマフィールドが含まれるものとすると、パケットを実際 に送ることができるまでパケットＣＲＣを計算することはできない。これは伝送 前の最後の数マイクロ秒に多くの計算を要する。この問題を避けるために、競合 タイマフィールドのために別々のＣＲＣフィールドが用いられる。競合タイマフ ィールドをそれの６ビツ）　ＣＲＣによシ検査できないとすると、そのパケット は捨てられる。 ホップカウントフィールドは、パケットがそれの宛先に達する前にとるホップの 数または再伝送の数を記録する。この４ビツトフイールドは、特定ノパケットに 対して許された再伝送の最大数であって、パケットを繰返えす各セルにより減少 させられる数でスタートする。たとえば、群アナウンサーによシ始められたパケ ットにおいては、スタート１−ホップカウントは、群中の全てのセルに達するた めにパケットが行わねばならない再伝送の最大数である。したがって、１６のホ ップすなわち再伝送は現在実現されるものの限度である。 リンク制御フィールドはリンクプロトコルを供給し、８ビツトで構成される。こ のフィールドについては、プロトコルの他の層をカバーする以後の節において説 明する。 乱数フィールド／擬似乱数フィールドは、パケットを最初に送るセルにより各パ ケットごとに発生される８ビツト乱数を含む。パケットが繰返えされる時にはそ の数は再発生されない。プローブパケットの再放送を制限するために、その数は 第８図に関連して説明するようにして用いられる。それは、パケット全体を暗号 化する暗号化に関連して使用することもできる。 ネットワーク制御フィールド（４ビツト）は経路指定の種類またはパケットの種 類、たとえば、ネットワーク制御、群メツセージ、プローブメツセージ等、を示 す。 出所アドレスフィールド（可変サイズ）は、たとえば、パケットを生ずるセルの ４８ビツトｘｎｔ４を含む。プローブパケットの場合には、このフィールドはア ナウンサーのＩＤ番号を含む。確認応答に対してはフィールドはリスナーのＩＤ を含む。群に対してアドレスされるパケットに対しては、このフィールドはンー スセルの群の構成要素の番号を含む。 宛先リストについては第７図を参照して説明する。 メツセージフィールドは可変長であって、パケットによシ送られる特定のメツセ ージを含む。典型的なメツセージが付録Ｂに含まれている。プローブパケットの 場合には、フィールドは経路指定を含む。 すなわち、繰返えしている各セルはこのフィールドに対するそれのＩＤ番号を含 む。群がひとたび形成されると、メツセージは、たとえば、電灯を点灯すること 等をリスナー６５へ告げるためにアナウンサー６０により用いられる。 暗号フィールドは、用いられると、暗号化されたパケットの真正なことを確認す るために用いられる１６ピツトを含む。パケットのこの部分は、典型的には、パ ケットが繰返えされる時は変えられない。 周知の暗号化技術を使用できる。 第６図のブラケット９９は、パケットのうち、パケットが繰返えされる時に変更 されないままである部分を表す。第８図を参照して説明するように、それらのフ ィールドは繰返えしを制限する汽めに用いられる。 第６図のパケットの宛先リストフィールドが第７図に示されている。パケット中 のメツセージを受けることを指示された群中の構成要素の数を示す４ビツトフイ ールドで宛先フィールドが始まる。したがって、パケットを群の１６個までの構 成要素へ向けることができる。それから、その群内の各構成要素の数が次の８ビ ツトフイールドへ送られる。リンクアドレスに含まれている群番号と、宛先リス トに含−まれている構成要素の番号とは、群がひとたび形成されるとメツセージ を運ぶために用いられる。宛先番号がゼロであるものとすると、パケットは群の 全ての構成要素ヘアドレスされる。いくつかのパケットの種類に対しては、この フィールドは受けるセルのＩＤを含む（付録Ａ参照）。 Ｅ、あるパケットの再放送を阻止するメカニスム前記のように、パケットが放送 された後で、プローブパケットは各セルにより１回だけ繰返えされる。 各セルにプログラムされている特殊なメカニズムにより、セルは最近繰返えされ たパケットを認識できるようにされる。 第１に、各セルがパケットを送り、または再び送ると、終りフラッグに先行する パケットＣＲＣフィールドを計算することを思い出すべきである。繰返えされる パケットの場合には、少くともホップカウントが変化して、そのバケツ）Ｋ対し て新しいバクットＣＲＣフィールドを必要とするから、新しいＣＲＣが必要とさ れる。このＣＲＣフィールドは次の項で説明するＣＲＣフィールドとは異なる。 繰返えしを求めている各パケットが受けられると、第６図のブラケット９９によ シ示されているように、リンク制御の始ｔ、ｂから宛先リストの終シまで延びて いるフィールドに対してレピータのＣＲＣ番号が計算される。セルがパケットを 放送するにつれて、同じ番号が既に格納されていなければ、それは１６ビツトＣ ＲＣ結果をそのような構成要素の円形リストに格納する。しかし、フィールド９ ９について計算されたレピータＣＲｂ績果を円形リストが含んでいない場合だけ 、パケットは繰返えされる。 したがって、繰返えしを求めている各パケットが受けられると、ＣＲＣはフィー ルド９９について計算される。これが第８図のブロック７３ａによシ示されてい る。この番号は、ブロック７３ｂにより示されているようにセル内に含まれてい るＲＡＭに格納されている８つの番号のリストと比較される。格納されている番 号中にその番号が見つけられないとすると、ブロック７３ｃにより示されている ように新しいレピータＣＲｂ績果が格納され、パケットは繰返えされる。・一方 、番号が見つけられたとすると、パケットは繰返えされない。ここで実現されて 、いるように、円形リストに８個の番号が格納される。すなわち、新しい番号が 計算されるにつれて最も古い番号が捨てられる。 フィールド９９に関連するレピータＣＲＣの計算の使用と、円形リストの使用と によって、以前に再放送されたパケットの繰返えしが阻止される。たとえば、電 灯の連続点滅で起るように、アナウンサーが同じメツセージ列を絶えず再放送す るものとして゛　　も、レピータとして指定されているセルは同じメツセージを 再放送する。その理由は、メツセージを含んでいるパケットが異なるようにみえ るからである。 これは本当である。というのは、各同一メツセージで送られる乱数がおそらく異 なるからである。しかし、同じフィールド９９に含まれている同じメツセージ（ 同じ乱数）を受ける場合には、パケットおよびそれのメツセージは再放送されな り０このことはプローブパケットについてはとくにそうである。したがって、上 記の群の設定については、放送プローブパケットはネットワークにおいて急速に 「死に絶える」。他の場合には、ある時間だけそれらは反響して、ネットワーク 中に不必要なトラフィックをひき起す。 Ｆ、六者択三組合わせ符号化 デジタルデータの同期伝送を用いる多くのネットワークにおいては、タイミング 情報をデー名流中に埋込むために符号化が用いられる。広く用いられている１つ の符号化法はマンチェスター符号化である。 マンチェスターまたはその他の符号化は上記パケットを符号化するために用いら れるが、下記の符号化がいまは好ましい。 この好ましい実施例においてはデータの伝送に六者択三組合わせ符号化が用いら れる。全てのデータが４ビツトニブルにまとめられ、そのような各ニブルに対し て６ビツトが送られる。それらの６ビツトは３個の１と３個のＯを有する。あら ゆる６ビツト中のある組合わせにおける３個の１と３個の０を伝送することによ シ、セルの入力回路を迅速に同期させ（ピット同期）、かつバイト同期されるよ うになることができるようにされる。これについてはＩ１０部に関連して後で説 明する。また、ひとたび同期されると（あき選択上−ドから）、入来ビット流中 の遷移を用いて同期を維持する。 第９図の右側の欄は６ビツトパターンの可能な２００組合わせを示すものであっ て、ビットのうちの３つが１であシ、３つがＯである。左側の欄には王者択一パ ターンに割当てられる対応する４ビツトパターンが示されている。たとえば、セ ルがニブル０１１１を送るものとすると、それは送られる前にビットセグメント ０１００１１へ変換される。同様に、００００は送られる前に０１１０１０へ変 換される。セルが６ビツトパターンを受けると、それはそれらを対応する４ビツ トパターンへ変換して戻す。 ２０個の六者択三パターンと、１６個だけの可能な４ビツトの組合わせがある。 したがって、４つの六者択三パターンは対応する４ビツトパターン割当てを持た ない。六者択三パターン０１０１０１は全てのパケットに対するプリアンプルと して用いられる。 プリアンプルパターンとフラッグパターンは基本的なデータ速度で遷移を繰返え すから、それらのパターンは、データ同期を行うために入力回路により使用する のにとくに良い。割当てられていない２つの六者択三パターンを特殊条件と特殊 命令のために使用できる。 したがって、セルがパケットを一般に整数バイトで用意し、伝送前に各ニブルは ６ビツトパターンが割当てられる。それからプリアンプルとフラッグが加えられ る。４ビツトパターンから６ビツ上パターンへ変換するため、および逆に６ビツ トパターンから４ビツトパターンへ変換するための回路が第１４図と第１５図に 示されている。 ■ 通信および制御セル Ａ、セルの概観 第１０図を参照して、各セルはマルチプロセッサ１００と、入力／出力部１０７ 〜１１０と、メ、モリ１１５と、タイミング発生器１１１とを含む。また、メモ リ１１５に用いられる電圧ポンプ１１６も示されている。 このセルは通常の集積回路で実現される。たとえば、米国特許第４，６４２，４ ８７号に記載されているような、ゲートアレイ技術を用いてマルチプロセッサ１ ００を製造できる。セルの好適な実施例は０ＭＯ８技術の使用を含む。第１０図 の全体のセルは集積回路として１枚のシリコン基板の上に製造される。（マルチ プロセッサ１００は時には単数で呼ばれるが、後で説明するように、それは多数 のプロセッサであって、とくに４個のプロセッサである。） マルチプロセッサ１００はスタック向キのプロセッサであって、４組のレジスタ １０１を有し、算術論理装置（ＡＬＵ）１０２へ入力を供給する。ＡＬＵ　１０ ２は、この好適な実施例においては２つの別々のＡＬＵ　を有する。 メモリ１１５は、この好適な実施例においては全部で６４ＫＢの記憶装置を供給 する。もつとも、この特定のサイズは重要ではない。メモリの１つの部分が命令 を格納するために用いられる（　ＲＯＭ符号１１５ａ）。メモリの次の部分はラ ンダムアクセスメモリ１１５ｂであって、通常のスタチックメモリセル（ダイナ ミックセルを使用できる）を複数個有する。メモリの第３の部分は、電気的に消 去可能で、電気的にプログラム可能な読出し専用メモリ（ｑＥＰＲＯＭ）１１５ ｃを有する。この好適な実施例においては、ＥＥＰＲＯＭ　１１５　ｃ　は浮動 ゲートを有する記憶装置を採用する。それらの装置は、プログラミングと消去の ためにより高い電圧（正常な動作電圧より高い）を必要とする。「オンチップ」 電圧ポンプ１１６　　からより高い電圧が供給される。メモリ１１５の全アドレ ス空間は、ＡＬＵ１０２の１つの部分であるＡＬＵ１０２ａ　を介し７てアドレ スされる。 ＲＯＭ１１５ａは、この出願において論するプロトコルの種々の層を実現するた めに用いられるルーチンを格納する。このＲＯＭはＥＰＲＯＭ　１１５　ｃ　　 をプログラミングするために必要なルーチンも格納する。セルのためのアプリケ ーションプログラムがＲＯＭ１１５ａに格納される。そのルーチンは、一般に、 ＥＥＰＲＯＭ１１５ｃ　と　ＲＡＭ１１５ｂ内の変数によシ駆動される「状態マ シン」として作用するルーチンである。ＲＡ、Ｍ１１５ｂは通信変数と、メツセ ージと、アプリケーション変数と、「状態マシン」記述子とを格納する。 セルＩＤと、システムＩＤと、通信パラメータと、アプリケーションパラメータ （たとえば、群番号、構成要素番号、アナウンサー／リスナー／レピータ割当て ）とがＥＥＰＲＯＭ　１１５　ｃ　　に格納される。ＥＥＰＲＯＭ１１５ｃ　　 のうちセルＩＤを格納する部分は「書込み保護される」、すなわち、セルＩＤで ひとたびプログラムされると、それを再びプロゲラ、ムすることができない。 セルの入力／出力部は４つの副部１０７，１０８．ｌ１１１０を有する。それら の副部のうちの３つ　１０Ｔ。 １０８．１０９は、ネットワークと、セルへ接続されている制御装置および検出 装置の少くとも１つと交信するためのリード１０３，１０４，１０５をそれぞれ 有する。残シの副部１１０は１本の選択ピン１０６を有する。この選択ビ／は、 セルのＩＤを決定するために用いられるような指令を読込むために使用できる。 現在実現されるように、副部１１０はタイミングとカウントのために主として用 いられる。入力／出力部は専用のアドレス空間を通じてプロセッサによりアドレ スされ、シタがって実際にはプロセッサにとってはメモリ空間に見える。各Ｉ１ ０副部は各サブプロセッサへ結合できる。この特徴は、プロセッサ１００のマル チプロセッサアーキテクチャとともに、プロセッサを連続（中断させられない） 動作させる。 Ｉ１０部は周知の回路から製造できる。現在の好適な実施例が第１７〜２３図に 示されている。 第１Ｏ図のセルは発振器１１２とタイミング発生器１１１も含む。後者は、第１ ３図に示されているパイプライニングを行うためにとくに必要なタイミング信号 を供給する。第１３図の位相１〜４のための１６ｍＨｚでの動作が現在は好まし く、したがって４ｍＨｚ　の低い命令サイクルレートを供柳する。第１０図のセ ルに関連する他の周知の線（たとえば電力）は示されていない。 第１０図に関連する全てのセル素子が、好適な実施例においては、述べたように 、１枚の半導体チップ上に組込まれる。 Ｂ、プロセッサ プロセッサ１００　の現在の好適な実施例が第１２区に示されておシ、２つのＡ ＬＵ１０２ａと　１０２ｂと通信する複数のレジスタを含む。（「レジスタ」を ベースとする装置を有するもの、および他のＡＬＵとメモリ装置のような他のプ ロセッサアーキテクチャを使用できる。）アドレスＡＬＵ　１０２ａはメモリ１ １５ヘアドレスを供給し、Ｉ１０副部をアクセスする。データＡ、ｒ、、Ｕ１０ ２ｂ　はデータをメモリと１１０部へ供給する。メモリ出力端子はレジスタ１４ ６とＤＢＵＳ２２３　を介してプロセッサレジスタへ結合される。 １６ビソトＡＢＵＳ　２２０は１つの入力をアドレスＡＬＵ１０２ａ　　へ供給 する。ベースポインタレジスタ１１Ｂと、実効アドレスレジスタ１１９と、命令 ポインタレジスタ１２０　とがこのパスへ結合される。（それらのレジスタを示 すために用いられる記号の右下隅には「Ｘ４」という記号で矢印が示されている 。 これは、たとえば、ベースポインタレジスタの深さが４である、更に詳しくいえ ば、ベースポインタレジスタは４つの１６ビツトレジスタを有する。各プロセッ サに１つの１６ビツトレジスタが設けられる。 このことは、実効アドレスレジスタと命令ポインタレジスタに対しても本当であ る。）　ＢＢＵＳ　２２１　　ｔ１１２ビットまでの入力をＡＬＵ１０２ａへ供 給し、または８ビツトｔでの入力をレジスタ１４２　を介してデータＡＬＵ１０ ２ｂ　へ供給する。深さが４のスタックのトップレジスタ１２２と、スタックポ インタレジスタ１２３と、戻シボインタレジスタ１２４と、命令レジスタ１２５ 　とがＢＢＵＳへ結合される。 ＣＢＵＳ　２２２は他の８ピツト入力をレジスタ１４３を介してＡＬＵ１０２へ 供給する。ＣＢＵＳは命令ポインタレジスタ１２０　　と、深さが４のスタック のトップレジスタ１２２と、４つの桁上げフラッグ１２９と、深さが４のＣＲＣ レジスタ１３０と、深さが４の次のレジスタ１３１　とへ結合される。 メモリの出力端子へ結合されているＭＢＵＳはＡ、Ｉ、Ｕ１０２ｂの出力端子か らレジスタ１４５ｂを介して、またはメモリあるいはＩ１０部（１０７〜１１０ ）からデータを受けることができる。このパスはレジスタ１４６　と　ＤＢＵＳ 　２２３　　を介して入力をレジスタ１１８゜１１９．１２０，１２２，１２３ ，１２４，１２５，１３０，１３１と桁上げフラッグ１２９へ供給する。 アドレスＡＬＵ１０２ａ　　の出力端子からレジスタ１２０　まで１６ビツトの 経路がある。ＡＬＬ１１０２ｂはＣＲＣ計算を行う回路を含む。この回路は双方 向線１３３　ｔ−介してＣＲＣレジスタ１３０へ直結される。 スタックのトップレジスタ１３０　Ｆｉ＠１３８を介して次のレジスタ１３１へ 接続される。それら線にょシレジスタ１２２の内容をレジスタ１３１へ動かすこ とができ、またはレジスタ１３１の内容をレジスタ１２２へ動かすことができる 。現在実現されているように、それらのレジスタの間のデータの双方向、（同時 ）交換は実現されない。メモリの出力端子からのデータの４ビツトを命令ポイン タレジスタ１２０へ直接、または線１３９を介して命令レジスタ１２５へ直接戻 すことができる。 レジスタと、ＡＬＬＪと、メモリおよびそれらのそれぞれのバスとの間のデータ とアドレスのバイプライニング（レジスタ１４１，１４２，１４３，１４５，１ ４６　）を第１３図を参照して説明する。 スタックポインタレジスタ１２３のいずれが１つ内のデータ、または戻シボイン タレジスタ１２４　のいずれか１つ内のデータを回路１２７を介して直接増加ま たは減少できる。 ＡＬＵ　１０２ｍ　　と　１０２ｂはそれの入力をそれの出力端子へ送ることが でき、増加でき、かつそれの入力を加え合わせることができる。また、ＡＬＵ１ ０２ｂは加算に加えて、減算、桁送シ、桁上げフラッグ１２４のセット（適切で あれば）、アンド操作１．オア操作、排他的オア操作、およびｌの補数算術を行 う。ＡＬＵ１０２ｂは次のレジスタ１３１　の内容とＣＲＣレジスタの内容を（ 経路２２２　　と　１３３を介して）１つの過程で組合わせることもでき、スタ ックのトップレジスタ１２２の１つの内容にそれを組合わせて、ＣＲＣ計算に用 いられる次の数を供給する。また、ＡＬＵ１０２ｂは標準の桁送シを行って、低 い４ビツトを高い４ビツトへ桁送シし、高い４ビツトを低い４ビツトへ桁送りす ることを行えるようにする特殊なニブル特徴を提供する。また、Ａｔ、Ｕ１０２ ｂは節Ｆにおいて述べた六者択三符号化または復号を行う。 １つのセルに１枚の半導体チップがある好適な実施例においては、電力と接地の ためのダイの上に基本的な接点パッドと、全てのＩ１０ビンＡ、Ｂと、「読出し 専用」ビン１０６とがある（側部分１０７．１０８．１０９．１１０、第１２図 ）。それらの接点パッドは基本的な安いパッケージ用のパッケージビンへ取付け るために用いられる。 基本的な接点パッドに加えて、この好適な実施例においては、付加パッドが第１ ２図のＡＤＢＵＳ　２２４とＭＢＵＳ２２５へ接続するために設けられる。１つ の制御接点パッドを設けて内部メモリを不能にする。 制御接点を起動することによシ内部メモリが不能にされ、ＡＤＢＵＳ　　とＭＢ ＵＳ上のデータがプロセッサによシ用いられる。これにより、セルの外部のメモ リを使用できる。セルが安いパッケージに納められている時は、付加接点パッド は利用できないことがある。それらの付加接点はウェハープローブ接点により、 または最少数よりも多くのビンを有するパッケージ内のビンからアクセスできる 。 製造されたセルは初期化プログラムを必要とする。 ウェハープローブ時刻に、いくつかの目的のために外部メモリが用いられる。１ つまたはセルをテストすることである。別の用途は、製造過程中にセルＩＤをＥ ＥＰＲＯＭへ書込むプログラムを供給することである。後でセルが使用される時 にパワーアップブートを許すために必要なＥＥＦＲＯＭ命令をこの時に付加でき る。初期化プログラムとテストプログラムはこの技術において周知である。 Ｃ，プロセッサオペレーション 一般に、ＡＬＵ１０２ａ　がメモリアドレスを供給する時にメモリの７エツチが 起る。メモリアト、レスは、レジスタ１１８と、実効アドレスレジスタ１１９と 、または命令ポインタレジスタ１２０との１つからのＡＢＵＳ上におけるベース アドレス等であるのが典型的すものであって、スタックポインタレジスタ１２３ と、戻シボインタレジスタ１２４　と、スタックのトップレジスタ１２２と、ま たは命令レジスタ１２５とからのＢＢＵＳにおけるオフセットに組合わされたも のである。 ＡＬＵ　１０２ｂ　　における計算は、スタックのトップレジスタ１２２（ＢＢ ＵＳ）　と次ルジ、１１１３１（ＣＢＵＳ）の１つ、または命令レジスタ１２５ ０１つからの命令の部分であることがあるデータを最も典型的に含む。 この好適な実施例においては、レジスタ１４６を介してＤＢＵＳへ結合されてい るメモリの出力でプロセッサが動作するが、ＡＬＵ　１０２ｂへ直結されている データでプロセッサを実現することもできる。また、実効アドレスレジスタ１１ ９のような、いくつかの池のレジスタによシ行われる機能は他のレジスタで実効 できる。しかし、実効アドレスレジスタと、かつたとえばＣＲＣレジスタを使用 するとプロセッサの動作が改善される。 一般に、メモリのアドレッシングのために、ベースポインタがレジスタ１１８， １１９または１２０の１つによシ供給され、レジスタ１２２，１２３，１２４　 　′ｉたは１２５の１つからオフセットが供給される。アトｖｘＡＬＵ１２０ａ 　はそれらのアドレスを供給ｆる。 また、一般に、ＡＬＵ１２０ｂ　　はスタックのトップレジスタと次のレジスタ との内容に対して働きかける。 例外が６１）、たとえば命令レジスタは中間入力をＡＬＵ１０２ｂへ供給できる 。特定のアドレッシングおよびその他の命令について以下に説明する。 Ｄ、マルチプロセッサの動作 プロセッサは実効的にはマルチプロセッサ（４個のプロセッサ）である。その理 由は、多数のレジスタとパイプライニングを用いるからである。それらについて は第１３図を参照して説明する。説明したようＫ、このマルチプロセッサの動作 の１つの利点は割込みを必要としないこと、とくに入力信号と出力信号の取扱い に割込みを必要としないことである。 各プロセッサに別々のＡＬＵを用いることなしにマルチプロセッサの動作が行わ れる。この好適な実施例においては、２つのＡＬＵ、　（１０２ａと１０２ｂ） 、を用いることによシ設計の経済化が達成されるが、与えられた任意の時刻には ただ１つのＡＬＵが動作する。（ＢＢＵＳは入力を両方のＡＬＵへ供給すること に注目されたい。）したがって、本発明のマルチプロセッサ動作を１つのＡ、　 Ｌ　Ｕを用いて行わせることができる。 この処理装置は、アドレスＡＬＵと、データＡＬＵと、メモリとを共用する４つ のプロセラサラ有スる。 基本的な小さいサイクルが各プロセッサに対して４つのクロックサイクルをとる 。各プロセッサに対する小さいサイクルが１クロツクサイクルによりオフセット されて、各プロセッサがメモリとＡＬＵを各基本的な小サイクルごとに１回アク セスできるようにする。各プロセッサはそれ自身のレジスタをセットするから、 それはそれの正常な速度で独立に実行できる。したがって、この装置は４つのプ ロセッサを並列にパイプラインする。 第１２図の各レジスタに４つのレジスタ群の１つが組合わされる。各群はマルチ プロセッサの動作を容易にし、それに第１３図のプロセッサ（１〜４）が組合わ される。４つの各群は１つのベースポインタレジスタと、実効アドレスレジスタ と、命令ポインタレジスタと、スタックのトップレジスタと、スタックポインタ レジスタと、戻シボインタレジスタと、命令レジスタと、ＣＲＣレジスタと、次 のレジスタと、桁上げフラッグとを含む。関連する各レジスタ群は４つのプロセ ッサの１つに対応する。各プロセッサは命令を小サイクルで実行する。各小サイ クルは４つのクロックサイクルよシ成る。第１のクロックサイクル中は、プロセ ッサはＡＢＵＳ　、　ＢＢＵＳおよびＣＢＵＳへの適切なレジスタをゲートする 。 次のクロックサイクルにおいては、ＡＬＵは動作して、ＡＢＵＳ、ＢＢＵＳ、Ｃ ＢＵＳのＡＬＵの入力からデータを発生する。第３のクロックサイクル中はメモ リまたはＩｌｏが動作し、アドレスからＡＬＵ　１０２ａから送られ、データが メモリまたはＡＬＵ　１０２ｂによ）送られる。第４のクロックサイクルと最後 のサイクルは、メモリまたはＡＬＵ１０２ｂ　からＤＢＵＳを介して適切なレジ スタへ供給される結果をゲートする。 プロセッサは、上記シーケンスを通じて伝わるデータの波とみることができる。 各ステップにおいて、中間結果が１組のパイプラインレジスタにクロックされる 。それらのパイプラインレジスタを用いることにより、シーケンス中の個々のス テップを分離することが可能であり、したがうて同時に実行する４つのステップ を有することが可能である。４つのプロセッサは、ＡＬＵ　　と、メモリと、Ｉ ｌｏと、多くの制御回路を共用しているにもかかわらず１．互いに妨害し合うこ となしに動作できる。 パイプライニングを含むプロセッサの制御は第１１図から最もよく理解される。 各プロセッサに３ビツトカウンタと命令レジスタがある。それらが第１１図にカ ウンタ１３７ａ〜１３γｄ　として示されている。 各カウンタには命令レジスタ１２５ａ〜１２５ｄの１つがそれぞれ組合わされる 。各命令レジスタへはＤＢＵＳを介してロードされる。命令レジスタにロードさ れると、命令がＰＬＡ２１２へ結合される。このＰＬＡは、命令を実行するため に必要とされる小サイクルの数を命令から決定し、それから、ロードされている 命令レジスタ１２５ａ、または　１２５ｂ　Ｘまたは１２５ｃ　あるいは１２５ ｄ　に組合わされているカウンタ１ｉ３ａ　ｉたは１１３ｂまたは１１３ｃある いは１１３ｄへ３ビツトの２進数がロードされる。たとえば、命令レジスタ１２ ５ｃにロードされるＣＡＬｐ　　命令の場合には、２進数０１０（３つの小サイ クルを示す）がカウンタ１３７Ｃにロードされる。（与えられた命令に対して８ つの小サイクルを使用できるが、この好適な実施例においては、任意の命令に対 して６つまでだけの小サイクルが用いられる。）新しい命令を７エツチさせるた めにカウント値ｒ０００Ｊが用いられる。 カウンタ中のカウント（たとえば、３ビツト）と、それに組合わされている命令 レジスタ中の命令（たとえば、１２ビツト）とは、ＰＬＡ１３６　　への１５ビ ツト入力からである。４組のカウントレジスタと４組の命令レジスタのおのおの からの１５ビツト入力がＰＬＡ１３６へ順次結合される。これについては後で説 明する。ＰＬＡ　　の出力はプロセッサの動作を制御する。更に具体的にいえば 、線２１３　はＡＢＵＳ　。 ＢＢＵＳ、　ＣＢＵＳにおけるデータの流れを制御し、線２１４はＡＬＵ１０２ 　を制御し、線２１５　はメモリを制御し、（および、後で説明するように副部 １０７゜１０８．１０９，２２０のＩ１０動作）および線２１６はＤＢＵＳにお けるデータの流れを制御する。与えられた命令に対してＰＬＡ１３６　によシ供 給される特定の出力が命令セットから最もよく理解される。各命令全実行するた めにプロセッサにより行われる動作は命令セットによシ述べられる。 ＰＬＡから線２１３へ供給される出力は、　ＡＢＵＳ。 ＢＢＵＳ　、ＣＢＵＳ　上のデータの流れを制御する装置へ直結される。ＡＬＵ を結合する信号は、線２１４　　を介して結合される前に、１クロック位相遅延 レジスタ２１７　を介して結合される。全てのレジスタは同じレートでクロック されるから、後で述べるようにレジスタ２１１は遅延機能を行う。メモリ制御の ために用いられるＰＬＡ１３Ｇからの信号が、メモリへ結合される前に、遅延レ ジスタ２１７　０２つの段を介して結合され、したがって線２１５上の信号が、 線２１３上の信号よシ２クロック位相だけ遅延させられる。ＤＢＵＳに対する制 御信号は、　ＰＬＡ　１３６を出た後で３組の遅延レジスタ２１７を介してから 線２１６へ結合されるから、線２１３上の信号より３クロック位相遅らされる。 レジスタ２１７１ｄ６ｍＨｚのレートでクロックされるから、与えられた命令（ たとえば、命令レジスタ１２５ａの内容）に対してＰＬＡ１３６は出力制御信号 を供給する。それらの制御信号は、第１のクロック位相中に線２１３　へ結合さ れ、第２のクロック位相中に線２１４　へ結合され、第３のクロック位相中に、 線２１５へ結合され、第４のクロック位相中に線２１６へ結合される。各命令サ イクルの第１のクロック位相中に、カウンタ１３７ａの内容と命令レジスタ１２ ５ａの内容がＰＬＡ１３Ｇへ結合される。第２のクロックサイクル中は、カウン タ１３１ｂの内容と命令レジスタ１２５ｂの内、容がＰＬＡ１３６へ結合され、 および第３のクロック位相と第４のクロック位相に対して同様に行われる。 ここで、命令が命令レジスタ１２５ａ〜１２５ｄヘロードされ、カウンタ１３１ ａ〜１３７ｄへ、各命令を実行するために必要な小サイクルの間対応する２進カ ウントがロードされると仮定する。たとえば、レジスタ１２５ａにＣＡＬＬ命令 がロードされ、０１０がカウンタ１３７ａヘロードされたと仮定する。 第１の命令小サイクルに０１０と、ＣＡＬＬに対する１２ビツト命令がＰＬＡ１ ３６へ結合される。この１５ビツト入力からＰＬＡ１３６はそれの出力端子へ、 ＡＢＵＳ、　ＢＢＵＳ、　ＣＢＵＳ、　ＡＬＵ、メモリおよびＤＢＵＳに対する ＣＡＬＬ命令の第１の小サイクル（たとえば、４つのクロック位相）を終了させ るために必要な全ての制御信号を供給する。この装置はバイブライニング多重処 理を用いるから、Ａ　ＬＵ’への入力であるＣＡＬＬ命令の第１のクロック位相 を実行す、るために線２１３上の制御信号が用いられる。（この第１のクロック 位相中は、パイプライン中の種々の命令に対して、他の制御線はＡＬＵ　と、メ モリと、他のプロセッサのＤＢＵＳ　とを制御する。）位相２の間は、１３７ｂ に対するカウンタ内のカウントと、レジスタ１２５ｂ中の命令がＰＬＡ　１３６ へ結合される。 位相２０間は、線２１３上の信号は、第２のプロセッサに対するＡＬＵへのＡＢ ＵＳ入力と１．ＢＢＵＳ入力と、ＣＢＵＳ入力とをいま制御して、レジスタ１２ ５ｂに含まれている命令を実行する。この第２のクロック位相中に、線２１４　 上の信号が第１のプロセッサとＡＬＵを制御して、レジスタ１２５ａに含まれて いるＣＡＬＬ　命令の第２のクロック位相を実行するために必要な機能を実行す る。（１位相に等しい遅延がレジスタ２１７　　によυ加えられたことに注目す べきである。）同様に、第３の位相中は、線２１３上の信号は第３のプロセッサ に対するＡＢＵＳ　、　ＢＢＵＳ　、　ＣＢＵＳを制御して、レジスタ１２５ｃ 　　に含まれている命令を実行する。線２１４上の信号はＡＬＵを制御して・レ ジスタ１２５ｂに含まれている命令を実行し、線２１５上の信号はメモリ制御し て、第１のプロセッサに対するレジスタ１２５ａ中の命令を実行する。 そして、最後に、第４のクロックサイクル中は、レジスタ１２５ｄからの命令が 、カウンタ１３７ｄ中のカウントとともにＰＬＡＩ　３６へ結合される。線２１ ３上の信号がＡＢＵＳ　、　ＢＢＵＳ　、　ＣＢＵＳを制御して、第４のプロセ ッサのためのレジスタ１２５ｄに含まれている命令を実行し、線２１４上の信号 がＡＬＵを制御して、第３のプロセッサのためのレジスタ１２５ｃ中の命令を実 行し、＃Ｊ２１５　上の信号がメモリを制御して、第２のプロセッサのためのレ ジスタ１２５ｂ中の命令を実行し、Ｍ２１６上の信号がＤＢＵＳを制御して、第 １のプロセッサのためのレジスタ１２５　ａ＋中の命令を実行する。 １６ｍＨｚ　　クロックの４サイクル後にレジスタ１３７ａ中のカウントが００ １まで減少する。各クロックサイクルは、ＰＬＡ１３６によシ含まれているカウ ンタの内容の使用に続くクロックサイクルで各レジスタは減少させられる。した がって、ＰＬＡ　１３６への入力は、レジスタ１２５ａ内の命令が同じであって も、変化する。これによシ、ＣＡＬＬ命令の第２の小サイクルのために必要な新 しい信号を供給できるようにされる。上記のように、それらの制御信号は制御線 ２１３．２１４．２１５．２１６を介する制御によってリップルされる。カウン ト内のカウントが０００に達すると、これはそれに関連するプロセッサに対する 命令フェッチとして解釈される。 したがって、４つのプロセッサは、おのおの異なるサイクル数を有する命令をお のおの同時に実行できる。与えられた任意のクロックサイクルに対して仮想線に 達する制御信号は４種類の制御信号と４種類のプロセッサに対する制御信号を表 す。たとえば、第１のプロセッサに関連する制御信号は、第１のサイクル中は線 ２１３　に現われ、第２のサイクル中は線２１４　に現われ、第３のサイクル中 は線２１５に現われ、第４のサイクル中は線２１６に現われる。第２のプロセッ サによシ必要とされる制御信号は後に続く。第３のプロセッサと第４のプロセッ サにヨリ必要とされる制御信号は第２のプロセッサにより用いられるものの後に 続く。 信号のバイブライニングが第１３図に示されている。第１０図のプロセッサ１０ ０のマルチプロセッサ動作が４つのプロセッサ、すなわち、プロセッサ１．２． ３．４として第１３図に示されている。レジスタ群の各１つには１つのプロセッ サが組合わされる。１つの命令サイクルの４つの位相が第１３図の１番上に示さ れている。第１３図において、命令により呼出された特定のレジスタからの内容 がＡＢＵＳ％ＢＢＵＳ、　ＣＢＵＳ　に置かれることを示すためにレジスタ１０ １　が用いられる。それらのレジスタは、ＡＢＵ　Ｓ　においては１１８　と　 １１９であシ、ＢＢＵＳにおいては１２２．１２３．１２４．１２５であυ、Ｃ ＢＵＳにおいては１２０．１２２．１２９．１３０．１３１である。 第１の位相中は、群１のレジスタに以前に格納されている信号（たとえばそれら のうちの２つ）がそれらのレジスタからＡＢＵＳ、　ＢＢＵＳ、　ＣＢＵＳヘゲ ートされる。これが起きている間に、群２レジスタに関連する信号がレジスタ１ ４１．１４２．１４３からＡＬＵ　１０２ａ　　と　１０２ｂへゲートされる。 これが第１３図に第１の位相欄の下にプロセッサ２として示されている。プロセ ッサ３に対する群３のためのメモリ中〜、同時信号がレジスタ１４５ａ　　と　 １４５ｂからゲートされる。そして、最後に、この第１の位相中に、群４のレジ スタに関連する信号がレジスタ１４６からＤＢＵＳヘゲートされる。第２の位相 中は、群１のレジスタに関連する信号はＡＬＵからレジスタ１４５−＼結合すれ る。群１のレジスタに関連する信号ハＡＬＵからレジスタ１４５へ結合される。 群２のレジスタに関連するデータはメモリへ結合される。群３のレジスタに関連 するデータはレジスタ１４６からＤＢＵＳへ結合される。群１のレジスタに関連 するそれらはＡＢＵ　Ｓ　　とＢＢＵＳ　およびＣＢＵＳヘゲートされる。およ び、同様に、各命令サイクルの第３の位相と第４の位相の間に、このパイプライ ニングは第１３図に示すように続けられて、４つのプロセッサを実効的に供給す る。 Ｅ、プロセッサ命令 この節においては、プロセッサの各命令を特定のレジスタの動作および特定のメ モリ動作とともに説明する。レジスタの内容を示すために以下においては小文字 を用いる。たとえば、命令レジスタの内容がｒｉｐＪとして示される。レジスタ およびそれのフラッグを、第１２図へのそれらのマ／ジスタおよびフラッグの相 関関係とともに述べる。 第１２図の番号 ｉｐ　　命令ポインタ（１４ビツト）　　　　１２０ｃｏｏｏｏ〜３ＦＦＦの固 定範囲） （ＲＯＭ　をベースとするプログラム℃はアクセスできない） ＋ｒ　　命令レジスタ（１２ビツト）　　　　１２５（ＲＯＭをベースとするプ ログラムに対してアクセスできない） ｂｐ　　ベースベージポインタ（１４ピッ１−）１１Ｂ（ｓｏｏｏ〜３ＦＦＦの 固定範囲） （書込み専用） ｅａ　　実効アドレスポインタ（１６ビツト）　　１１９（ＲＯＭをベースとす るプログラムに対してアクセスできない） ｓｐ　　　ｆ−クスタックポインタ（１６ビツト）１２３（ｂｐからの正のオフ セット、グロウ ダウ／） ｒｐ　　戻りスタックポインタ（８ビツト）　　１２４（ｂｐからの正のオフセ ット、グロウアツブ） ｔｏｓ　　データスタックのトップ（８ビツト）　　１２２ｎｅｘｔデータスタ ツクのトップの下の項目　　１３１（８ビツト） ｃｒｃ　　スクラッチとして用いられ、または　　１３００ＲＣ計算において用 いられる（８ ビツト） ｆｌａｇｓ　　キャリイフラッグ（１ビツト）　　　１２９プロセツサＩＤ（２ ビツト） 戻りスタックの１番上の素子はＲＡＭ内に物理的に配置されてはいるが、それは レジスタとしてアドレス可能でもある。 命令表 ＣＡＬＬ　　　　１ａａａ　　ａａａａ　　ａａａａ　　サブルーチン呼出しＣ ＡＬＬ　ｌｉｐ　　００００　　ａａａａ　　ａａａａ　　ライブラリィ呼出し ＢＲ００１０１ａａａ　　ａａａａ　　分岐ＢＲＺ　　　　　００１０　００ａ ａ　　ａａａａ　　ＴＯ３上の分岐ＩＩＢＲＣ００１０１１ａａ　　ａａａａ　 　＊ヤリー１／トにおける分岐 ＣＡＬＬ　ｉｎｔｅｒｓｅｇ　００１１　ＬＬＬＬ　ＬＬＬＬ　　（サブルーチ ン）００００　ｈｈｈｈ　ｈｈｈｈ　　２ｉＦ！命令ＬＩＴ　　　　　０１０１ 　１ｆｆｂ、　ｂｂｂｂ　　負荷ｏｐ　ＴＯ８ＬＤＣ０１０１１１１ｈ　ｂｂｂ ｂ　　負荷定数ＡＬＵ　　　　　０１０１　００ｅｆ　　ｆｆｆｆ　　Ｈｙクツ トップと次ＲＥＴ　　　　　０１０１　００１１　１１０１　　他の命令中の戻 りまたはビットセット ＩＮ、ＯＵＴ　　　０１００　０ｗｒｒ　　ｒｒｒｒ　　ｌ１０Ｌ／ジスタの読 出し／書込み ＬＤ、ＳＴ　ｂｐ＋ａ　　　０１００　１ｗａａ　ａａａａ　　ｏ−ド、格納Ｌ Ｄ、ＳＴ　（ｂｐ＋ｐ）＋ａ　　０１ｌｐ　　ｐｗａａ　ａａａａ　　ｏ−ド、 格納ＬＤＲ，ＳＴＲｒ　　０１０１０１０ｗ　ｒｒｒｒ　　ｏ−ド、格納、ＣＲ Ｕ　ｒｅｇ 各命令に対して、オペレーション、符号化およびタイミングが下に標準のＣ言語 記法で述べられている。 ＣＡＬＬ　　呼出し手続き オペレーション： ′ｒｐ＋＋　　鳳　１ｏｗｂｙｔｅ（ｉＰ）：’ｒｐ＋＋　　ｍ　　ｈｉｂｙｔ ｅ（ｉｐ）：ｉｐ　＝　ｄｅｓｔ： 符号化： ｉｎｔｒａ−ｓｅｇｍｅｎｔ： １ａａａ　　ａａａａ　　ａａａａ ｄｅｓｔ−ｉｐ＋ａ＋１　： ／”ｄｉｓｐｌａｃｅｍｅｎｔ　ａ　ｉｓ　ａｌｗａｙｓ　ｎｅｇａｔｉｖｅン ｉｎｔｅｒ−ｓｅｇｍｅｎｔ： ００００　ＬＬＬＬ　ＬＬＬＬ ００００　ＨＨＨＨＨＨＨＨ ｄｅｓｔ＝Ｈ：Ｌ；　　／”１６ｂｉｔ　ａｂｓｏｌｕｔｅ　ａｄｄｒｅｓｓ　 ’／１ｉｂｒａｒｙ： ００００　ａａａａ　ａａａａ ｄｅｓｔ＝　０ｘ８０００＋”（Ｏｘ８００１＋ａ）：／”ｔａｂｌｅ　１ｏｏ ｋｕｐ　ｃａｌｌ　”／タイミング： 呼出しの種類　　−クロック　　　特定のメモリオペレーションｉｎｔｒａ−ｓ ｅｇ　　　　　３ １　　　’ｒｐ＋＋　　”　ｈｉｂｙｔｅ（ｉｐ）Ｏｉｒ　　ｍ　”（ｉｐｚ　 ”ｄｅｓｔ）ｉｎｔｅｒｓｅｇ　　　　　　　　５ ４　　　ｊｏｂｙｔｅ（ｅａ）＝”ｉｐ＋＋３　　ｈｉｂｙｔｅ（ｅａ）−”ｉ ｐ ２　　　”ｒｐ＋＋＝ｌｏｂｙｔｅ（ｉｐ）ｌ　　９ｒｐ＋＋−ｈｔｂｙｔｅ（ ｉｐ）Ｏｉｒ＝’（ｉｐ−”ｄｅｎｔ） ｌｉｂｒａｒｙ　　　　　　　　　４ ３　　”ｒｐ＋＋−１ｏｂｙｔｅ（ｉｐ）２　　　°ｒｐ＋十−ｈｉｂｙｔｅ（ ｉｐ）”　　　ｉＰ　　＝　　ｄｅｓｔ Ｏｉｒ＝”１ｐ ＢＲ常に分岐 オペレーション＝ ｉｐ　　ｍ　ｄｅｓｔ： 符号化： ００１０１ａａａ　ａａａａ ｄｅｓｔ　ｍ　ｉｐ＋ａ＋１　：　／”ｄｉｓｐｌａｃｅｍｅｎｔ　ａ　ｉ　ｓ 　ｓｉｇｎ　ｅｘｔｅｎｄｅｄンタイミング： 参クロック特定のメモリオペレーションＢＲＣキャリイでの分岐 オペレーション： １ｆ（ＣＦ）ｉｐ−ｄｅｎｔ； ｅｌｓｅ　　ｉｐ＋＋： 符号化： ００１００１ａａ　ａａａａ ｄｅｓｔ−ｉｐ＋ａ＋Ｉ：／”ａ　ｉｓ　ｓｉｇｎ　ｅｘｔｅｎｄｅｄ　”／タ イミング： 参りｏツク　　　特定のメモリオペレーション０　　ｉｒ＝　”（ｉｐｍ　ｄｅ ｓｔ）ＢＲＺ　　　　ＴＯ８−−０における分岐オペレーション： １ｆ（ｔｏｓ−−０，ｔｏｓ−ｎｅｘｔ、ｎｅｘｔ−”（＋＋５ｐ））ｉｐ−ｄ ｅｓｔ：ｅｌｓｅ”＋ｔｐ： 符号化： ００１０００ａａ　ａａａａ ｄｅｓｔｗｉｐ＋ａ＋１　：／”ｄｉｓｐｌａｃｅｍｅｎｔ　ａ　ｉｓ　ｓｉｇ ｎ　ｅｘｔｅｎｄｅｄンタイミング： 参クロック特定のメモリオペレーション２　　　　１　　ｔｏｓ　”　ｎｅｘｔ ：０　　　　ｉｒ＝　”（ｉｐ　＝ｄｅｓｔ）ＬＤＲレジスタをＴＯ８へ動かす （ある間接的な、インデックスされたメモリ基準を含む）オペレーション： ”（８ｐ−−）−ｎｅｘｔ； ｉｆ（ｒｅｇ）（ｎｅｘｔ　　＝　　ｔｏｓ：　　ｔｏｓ　−ｒｅｇ）ｅｌｓｅ 　　　　（ｎｅｘｔ＝ｂｐ＋ＴＯ８ｏｒｎｅｘｔ、−（ｂｐ＋２ｐ）＋ＴＯ８Ｊ 符号化： ０１０１０１００　ｒｒｒｒ ｒｅｇ＝ｒ　　／”　ｓｅｅ　ｔａｂｌｅ　”／タイミング： 参クロック　特定のメモリオペレーション（ｉｆ　（ｂｐ＋Ｐ）＋ＴＯ８）　　 　５４　１ｏｂｙｔｅ（ｅａ）ｗ”（ｂｐ＋２ｐ）３　　ｈｉｂｙｔｅ（ｅａ） ＝”（ｂＰ”２ｐ”り（ｉｆ　ｒｅｇ、ｂｐ＋ＴＯ３）　　３２　　　”８ｐ− −−ｎｅｘｔ ｉｆ（ｒｅｇ）ｎｅｘｔ　＝　ｔｏｓ：１　　ｉｆ（ｒｅｇ）　ｔｏｓ　＝　ｒ ｅｇｅｌｓｅ　ｎｅｘｔ＝ｂｐ＋ＴＯ８，ｅａ＋ＴＯ８０１ｒ　”’　　”（＋ ＋３ｐ） ＳＴＲＴＯ８をレジスタに格納 （ある間接的な、インデックスされたメモリ基準を含む）オペレーション： ｉｆ（ｒｅｇ）　　Ｉ　ｒｅｇ　　＝　　ｔｏｓ；　　ｔｏｓ−ｎｅｘｔ；Ｊｅ ｌｓｅ　　　　　ｌｂｐ＋ＴＯ８−ｎｅｘｔ　ｏｒ（ｂｐ＋２ｐ）＋ＴＯ８−ｎ ｅｘｔ）ｎｅｘｔ　　７　　”（＋＋ｓｐ）； 符号化： ０１０１０１０１　ｒｒｒｒ ｒｅｇ＝　ｒ　　／”　ｓｅｅ　ｔａｂｌｅ　”／タイミングニ ークロック　特定のメモリオペレーション（ｉｆ（ｂｐ＋ｐ）＋Ｔｏｓ）　　　 ｓ４　１ｏｂｙｔｅ（ｅａ）−”（ｂｐ＋２ｐ）３　　ｈｉｂｙｔｅ（ｅａ）− ”ｃｂｐ＋ｚｐ＋ｉ）ｔｆ（ｒｅｇ、ｂｐ＋ＴＯ３）　　３ ２　　ｉｆ（ｒｅｇ）ｒｅｇ＝ｔ’ｏｓ；ｅｌｓｅ　ｂｐ＋ＴＯ８，ｅａ＋ＴＯ ８−ｎｅｘｔｌ　　ｉｆ（ｒｅｇ）　ｔｏｓ　＝　ｎｅｘｔ：ｎｅｘｔ　ｔ＊　 ”（＋＋ｓｐ）： Ｏｉｒツ’（＋＋ｉｐ）； レジスタ割当て ００００　　Ｆｌ　ａｇｓ　　　　　　　ＣＦ　ｘ　　ｒＤ　Ｉ　　ＩＤ　００ ００１　　ＣＲＣｌｏｗ　ｂｙｔｅ　　（ｈｉｇｈ　ｂ７ｔｅ　　ｉｎ　ＴＯ８ ）００１０　１ｏｗｂ）’ｔｅ（ｂｐ）　　　　　　　　　／’ｗｒｉｔｅ　” ／ｎｅｘｔ　（”０ＶＥＲ’　１ｎｓｔｒｕｃｔｉｏｎ）　／”ｒｅａｄ　”１ ００１１　　　　　　　　　　　　ンｗｒｉｔｅン０１１０　　ｓｅｅ　ＲＰＯ Ｐ、　ＲＰＵＳＨｏ　１１１　”（ｂｐ＋ＴＯ８）　　／”　１ｎｄｅｘｅｄ　 ｆｅｔｃｈ、５ｔｏｒｅン１０００　”（”（ｂｐ＋ｏ）＋ＴＯ８）　／’　１ ｎｄｅｘｅｄ　１ｎｄｉｒｅｃｔン１００１　　　”（”（ｂｐ＋２）＋ＴＯ８ ）　　／”　１ｎｄｅｘｅｄ　　１ｎｄｉｒｅｃｔ　　”／１０１０　　”（” （ｂｐ＋４）＋ＴＯ８）　　／”１ｎｄｅｘｅｄ　１ｎｄｉｒｅｃｔ　”／１　 ｏｌ　１　　”（”（ｂｐ＋６）＋ＴＯ８）　　／’　１ｎｄｅｃｅｄ　１ｎｄ ｉｒｅｃｔ　−／ＲＰＯＰ　　　　ｐｏｐ　　リターンスタックタイミングニ ークロック　　特定のメモリオペレーション２　　　”５ｐ−−＝　ｎｅｘｔ ｎｅｘｔ　＝　ｔｏｓ： １　　　ｔｏｓ　”　”ｒｐ−−；； Ｏｉｆ蓼　”（＋＋１ｐ） ＲＰＵＳＨｔｏｓを戻りスタックへ押すｔｏｓ　　”　　ｎｅｘｔ： ｎｅｘｔ　　＝　　’（十→８ｐ）； 符号化： タイミング： 會クロック　　特定のメモリオペレーション２　　’（＋＋ｒｐ）＝ｔａｇ　： １　　ｊｏｇ　”　ｎｅｘｔ： ｎｅｘｔ　ｘ　”（＋＋ｓｐ）； Ｏｉｒ　＝　　”（”１Ｐ） ＩＮ　　　　Ｉｌｏ　　レジスタをＴＯ８へ動かすｎｅＸｔ　　”　　ｔｏｓ； ０１００　００ｒｒ　　ｒｒｒｒ タイミング； φｐ　ｏ　ｙ　ｐ　　　　ａ定のメモリオペレーション３　　　　２　　°５ｐ −−＝ｎｅｘｔｎｅｘｔ　−ｔｏｅ： ＯＵＴ　　　　ＴＯ３を　Ｉ１０レジスタに格納するｔｏｓ　　ｘ　　ｎｅｘｔ ； ｎｅｘｔ　　１ｌ１１　”（＋＋ｓｐ）；符号化： ０１０００１ｒｒ　ｒｒｒｒ タイミング： 参クロック　　　特定のメモリ動作 ２　　ｒｅｇ−ｔｏｓ； １　　ｔｏｅ　＝　ｎｅｘｔ； ｎｅｘｔ唸０（＋÷８ｐ）１ ０　　ｉｒ　＝　＠（＋＋ｔｐ）； ＬＤＣ（ＴＯ８へ）定数を格納する オペレーション： ”ＩＩＰ−−＝　　ｎｅｘｔ： ｎｅＸｊ　　”　　ｔｏｓ： ｔａｇ　　＝　ｃｏｎｓｔａｎｔ： 符号化： ０１０１１１１Ｈｂｂｂｂ ｉｆ（Ｈｍ−０）　ｃｏｎｓｔａｎｔ　−００００：ｂｂｂｂ：ｅｌｓｅ　ｃｏ ｎｓｔａｎｔ　−ｂｂｂｂ：００００タイミング： 参クロック　　特定のメそりオペレーション２　　”（ｓｐ−−）　−ｎｅｘｔ ： ｎｔｘｔ　−ｔｏｅ： １　　ｔｏｓ　”　ｃｏｎｓｔａｎｔ：Ｏｉｒ　＝　”、（”１ｐ） ＬＤ（ｂｐ＋ａ）　　　ベースページからロードするオペレーション： ”５ｐ−−ｍ　ｎｅｘｔ ｎｅｘｔ　　漏　ｔｏｅ ｔｏｓ　　＝　　”（ｂｐ＋５ｏｕｒｃｅ）：符号化： ０１００１０ａａ　ａａａａ 参クロック特定のメそりオペレーション２　　　”５ｐ−−＝　ｎｅｘｔ； ｎｅｘｔ　−ｔｏｅ： １　　　ｔｏｓ　＝　”（ｂｐ＋５ｏｕｒｃｅ）：Ｏｉｒ　＝　”（＋＋１Ｐ） ＬＤ（ｂｐ＋ｐ）＋ａ　　間接的にロードする（バイトがｂｐ＋ｏｆｆｓｅｔに おけるポインタによシアドレスされ、それからＴＯ８によりインデックスされる ＴＯ８） オペレーション： 令ｓｐ−一　瓢　ｎｅｘｔ： ｎｅｘｔ　＝　ｔｏｓ ｔｏｓ　＝　”（”（ｂｐ＋２ｐ）＋ｏｆｆｓｅｔ）：符号化： ０１１ｐ　ｐｏａａ　ａａａａ ｏｆｆｓｅｔ　＝　ａａ　ａａａａ タイミングニ ークロック　　特定のメモリ動作 ４　１ｏｂｙｔｅ（ｅａ）　−”（ｂｐ＋２ｐ）−３ｈｉｂｙｔｅ（ｅａ）−” （ｂｐ＋２ｐ＋１）２　　”５ｐ−−＝　ｎｅｘｔ： ｎｅｘｔ　　＝　　ｔｏｓ： １　　ｔｏｓ−”（ｅａ＋ｏｆｆｓｅｔ）０１ｒ　”　”（＋＋１ｐ） ＳＴ　（ｂｐ＋ａ）　　ベースベージに格納するオペレーション： ”（ｂｐ＋ｄｅｓｔ）　ｗ　ｔｏｓ ｔｏｓ　　′ｎｅｘｔ： ｎｅｘｔ　＝　”（”＋Ｓｐ） 符号化： ０１００１１ａａ　ａａａａ ｄｅｓｔ　　＝　　ａａ　　ａａａａ タイミングニ ークロック　　特定のメモリオペレーション２　　”（ｂｐ＋ｄｅｓｔ）　＝　 ｔｏｓ：１　　　ｔｏｓ　　＝　　ｎｅｘｔ； ｎｅｘｔ　　＝　　”（”＋５Ｐ） Ｏｉｒ　　＝　　”（”１ｐ） ＳＴ（ｂｐ＋ｐ）＋ａ　間接的に格納する（ａだけオフセットされたｂｐ＋２ｐ におけるポインタによりアドレスされたバイト中へのＴＯ８）オペレーション： ”（”（ｂｐ＋２ｐ）＋ｏｆｆｓｅｔ）’−ｔｏｓ：ｔｏｓ　　＝　ｎｅｘｔ： ｎｅｘｔ　　−１＋＋ｓｐ） 符号化： ０１１ｐ　ｐｌａａ　ａａａａ ｏｆｆｓｅｔ　＝　ａａ　ａａａａ タイミングニ ークロック　特定のメモリ動作 ４　１ｏｂｙｔｅ（ｅａ）＝”（ｂＰ＋２９）３　　ｈｉｂｙｔｅ（ｅａ戸？（ ｂｐ＋２ｐ＋１　）２　　”（ｅａ＋ｏｆｆ）　＝　ｔｏｓｌ　　ｔｏｓ　”　 ｎｅｘｔ： ｎｅｘｔｍ　”（＋＋５ｐ） Ｏｉｒ　＝　　’（＋＋ｉｐ） ＣＡＬＵ群〕 ｈｉｂｙｔｅ（ｉｐ）＝　　”ｒｐ−−：１ｏｂｙｔｅ（ｉｐ）＝　　”ｒＰ− −；ｐｉｐｅ　＝　ｔｏｓ：　／”１ｎｔｅｒｎａｌ　ｐｒｏｃｅｓｓｏｒ　ｐ ｉｐｅｌｉｎｅンｔｏｓ　　＝　　ｔｏｓ　　ｏｐ　　ｎｅｘｔ：Ｂｙｉｔｃｈ 　　（ｓ）［ ｃａｓｅ　　Ｏ：　ｎｅｘｔ＝ｎｅｘｔ：　　　／’ｔ７ｐｉｃａｌ　ｕｎａｒ ｙ　ｏｐ　”／ｃａｓｅ　１：　ｎｅｘｔｗ　”（＋＋ｓｐ）；　／”　ｔ）’ ｐｉｃａｌ　ｂｉｎａｒ３’　Ｏｆ）ン符号化： ０１０１　００ｒｆ　　ｆｆｆｆ ｏｐ　＝　ｆｆｆｆｆ　／”ｓ　ｅｑｕａｌ　ｔｏ　ｈｉｇｈ　ｏｒｄｅｒ　ｆ 　ｂｉｔ　７ｓ　＝　（１＝＝ｕｎａｒｙ　０ｐ）ｌ　（０＝＝ｂｉｎａｒｙ　 ｏｐ）０２表： 符　号　　　オペレーション　　　　　　桁上げ状態０００００　　　ｔｏｓ＋ 　ｎｅｘｔ　　　　　　　ａｒｉｔｈ桁上げ００００１　　　　ｔｏｓ　＋　ｎ ｅｘｔ　＋　ｃａｒｒｙ　ａｒｉｔｈ桁上げ０００１０　　　　ｎｅｘｔ−ｔｏ ｓ　　　　　　　　ａｒｉｔｈ　借り０００１１　　　　ｎｅｘｔ−ｔｏｅ−ｃ ａｒｒｙ　　ａｒｉｔｈ借り００１００　　　ｔｏｓ　−ｎｅｘｔ　　　　　　 ａｒｉｔｈ借シ００１１０゜ ０１０００　　　　ｔｏｓ　ＡＮＤ　ｎｅｘｔ　　　　不変０ｉ００１　　　　 ｔｏｓ　ＯＲｎｅｘｔ　　　　　不変０１０１０　　　　ｔｏｅ　ＸＯＲｎｅｘ ｔ　　　　不変０１１００　　　　ｄｒｏＰ　　　　　　　　　不変０１１０１ ｓｗａｐ−ｄｒｏｐ　　　　　ｕｎｃｈａｎｇ、ｅｄ０１１１１　　　　ＣＲＣ ５ｔｅｐ　　　　　　　不変１００００　　　　　ａｓｌ　（ＴＯ８）　　　　 　　　ｔｏｓ　７１０００１　　　　　ａｓｒ　（ＴＯ８）　　　　　　　０１ ００ＩＯｒｏｔａｔｅ　　１ｅｆｔ（ｔｏｓ）　　ｔｏｓ７１００１１　　　　 　ｒｏｔａｔｅ　　ｒｉｇｈｔ（ｔｏｓ）ｔｏｇ。 １０１００　　　　ｔｏｓ　　　　　　　　　　　ｐａｒｉｔ）’（ＴＯ８）１ ０１１１　　　　３ｏｆ６　　ｅｎｃｏｄｅ　　　　　　有効でなけレバセット スル１１０００　　　　１ｓｌ　　（ＴＯ８）１１００１　　　　１ｓｒ　　（ ＴＯ８）ｉｌｏｌｏ　　　　　４だけ左へ桁送シ１１０１１　　　　４だけ左へ 桁送り １１１００　　　交換 １１１０１　　　　　ｔｏｓ　　（ＮＯＰ）１１１１０　　　　　Ｎ０Ｔ（ＴＯ ８）１１１１１　　　　六者択三復号 タイミング： Ｓ　　　　参クロック　　　特定のメモリ動作（ｉｆ　ｒ！−１）　　　　３　 　ｈｉｂｙｔｅ（ｉｐ）　＝　”ｒｐ−：　）（ｉｆ　ｒ−−１）　　　　２　 １ｏｂｙｔｅ（ｉｐ）　−”ｒｐ−−：　）１　　ｔｏｓ　＝　ａｌｕ　ｏｕｔ ｐｕｔ（ｉｆ　ｒ＝−１）　　　　３　１ｏｂｙｔｅ（ｉｐ）＝　”ｒｐ−−； 　）２　　ｔｏｓ　＝　ａｌｕ　ｏｕｔｐｕｔｌ　　”（＋＋ｓｐ）　＝　ｎｅ ｘｔ Ｏｉｒ　−”（＋−Ｎｐ） ３ＷＡ　Ｐ　　特殊な場合 ＴＯ８とＮＥＸＴ　（７）交換は、ＴＯ８とＮＥＸＴの間の直接データ経路を用 いるＡＬＵ　ｏｐｓの特殊なケースである。ＮＥＸＴレジスタは、ＴＯ８にＮＥ ＸＴの内容をロードする前に、ＴＯ８Ｃ１ｃｃヲバイブラインレジスタを介して 受ける（非同時転送）。 ＮＯＰ 動作： ＋＋ｉｐ： 符号化： 短　　　　　００１０　１０００　００００長　　　　　０１０１　０００１　 １１０１タイミングニ ークロック　　　特定のメモリ動作 短　　　　　　　　　　　１ （ＢＲ＋１）　　　　　　　　Ｏｉｒ　−”（＋＋ｉｐ）長　　　　　　　　　 　　２ １　　ｔｏ８　々　ｔｏｅ Ｏｉｒ　　＝　　”（”１ｐ） ＲＥＴ　　　サブルーチンから戻る 動作： ｈｉｂｙｔｅ（ｉｐ）　＝　’ｒｐ− １ｏｂｙｔｅ（ｉｐ）−”ｒＰ−− タイミング： 参クロック特定のメモリ動作 ３　　ｈｉｂｌｅ（ｉＰ）　＝　　’ｒＰ−−２　１ｏｂｙｔｅ（ｉｐ）　−” ｒｐ−−１ｔｏｓ　＝　ｔｏｓ　　１ ０　　　ｉｆ皺　”（＋＋！ｐ） （ＬＩＴＥＲＡＬ　　Ｇｒｏｕｐ　　）動作： ｔｏｓ　ｍ　ｔｏｓ　ｏｐ　ｃｏｎｓｔａｎｔ　；符号化： ０１０１　１ｆｆＨｃｃｃｃ ｏｐ置ｆｆ ｉ装ｆ　（ＨｗｍＯ）　ｃｏｎｓ　ｔａｎｔ−００００：ｃｃｃｃｅｌｓｅ　ｃ ｏｎｇｔａｎｔ−ｃｃｃｃ：００００ｏｐ表： 符号　　動　作　　　　　　　　　桁上げ状態００　　　　ｔｏｓ　＋ｃｏｎａ ｔａｎｔ　　　　　ａｒｉｔｈ桁上げ０１　　　ｔｏｓ　−ｃｏｎｓｔａｎｔ　 　　　ａｒｉｔｈ借シ００　　　　　ｔｏｓ　ＡＮＤ　ｃｏｎｓｔａｎｔｌ　１ 　　　　ｃｏｎｓｔａｎｔ（ｓｅｅ　ＬＤＣ）Ｆ、六者択三回路 前記したように、伝送のために４ビツトニブルを６ピツト語へ符号化する手段（ 第１４図の符号器）と、６ピツト語を４ビツトニブルへ復号する手段（第１５図 の復号器）とをＡＬＵ１０２ｂは含む。符号器と復号器は、変換を両方向に非常 に迅速に行えるようにするハードワイヤド論理を用する。更に、セルによシ受け られた６ピツト語が実際には六者択三符号である、すなわち、３つがＯで、３つ が１である（第９図）ことを確認するための回路が第１６図に示されている。 第１４図を参照して、レジスタ１４２が示されている。レジスタの４ビツトがデ ータＤＯ−Ｄ３を含んでいる。このデータを符号化するためにＡＬＵが指令され たとすると、結果としての６ビツトがラッチレジスタ１４５ｂへ結合される。第 ９図に示されている変換を行うために％Ｄｅ　ビットがレジスタ１４５ｂの初段 へ直結されてＥＯｓすなわち、符号化されたビット、になる。また、ビットＤ３ がレジスタへ直結されてＥ、になる。残りの各ピッ）Ｅｔ−Ｅ、が論理回路１５ ３〜１５０によりそれぞれ供給される。 それらの各論理回路はＤｏ　ｓ　Ｄｔ　、Ｄｚ　％　Ｄｚを受けるために結合さ れる。各論理回路は通常のゲートを含む。それらのゲートはそれのそれぞれ、の ブロック内に示されている式を実現する。それらの式が標準的なｒＣＪ言語（ｒ ＆Ｊ＝論理アンド、「！」＝論理ノット、「１」＝論理オア）で示されている。 それらの式は通常のゲートで実現できる。 第１５図の復号器が同様のフォーマットで示されている。この時には符号化され たデータの６ビツトがレジスタ１４２の中に示されている。データの復号された ４ビツトがレジスタ１４５の中に示されている。第１９図に示されているパター ン割当てを実現するために、Ｅｏ　ビットがレジスタ１４５へ直結されてＤｏと なる。Ｅ、　ビットがレジスタ１４５へ直結されてＤ３となる。論理回路１５４ と１５５がビットＤ、とり、をそれぞれ供給する。回路１５４はピッ）Ｅａ％Ｅ ｉ　、Ｅ４　、Ｅｓを受けるために結合され、回路１５５はＥｏ、Ｅ＋、Ｅｓ、 Ｅｓ　を受ける（Ｄｏ−Ｄ、　　ビットを供給するためにはＥ２は用いられない ）。６ビツトパターンのあるものは用いられず、他のものは同期のために用いら れるから、データニブルへの変換は不要である。）回路１５４と１５５は通常の 論理ゲートから構成され、示されている式を実現する。記号「＾」は式中の排他 的オア機能をト語が３つの０と３つの１を含んでいることを確認する。符号化さ れた語はスタックのトップレジスタ１２２から２つの全加算器１５７と１５８へ 結合されているのが示されている。それらの加算器段はＡＬＵ　１０２ｂに含ま れている。各加算器はＸ１Ｙと桁上げ入力を受け、和と桁上げ出力を供給する。 それらの通常の加算器段は、図示のように、符号化された語の１ピツトを受ける ためにおのおの結合される。 （各ビットのアドレス１５７　と　１５８のいずれかの入力端子へのどの結合も 使用できる。）加算器１５７と１５８の桁上げ出力端子が排他的オアゲート１５ ９へ結合される。加算器１５７と１５８の和出力端子が排他的オアゲート１６０ へ結合される。ゲート１５９と　１６０の出力端子がアンドゲート１６１０入力 端子へ結合される。このアンドゲートの出力がそれの高い状態にあるとすると、 レジスター０２内の語が３つの１と３つの０を含む。他の場合には、ゲート１６ １の出力はそれの低い状態（アボート状態）にツ）ニブルに復号される。 ■ 入力／出力部 Ａ、総括 １１０部は、ラング発生器、カウンタ、比較器等のような複数の回路素子を含む 。それらの回路素子はソフトウェア制御の下に種々の構成で相互に接続される。 これの例が、アナログ−デジタル（Ａ−Ｄ）とデジタル−アナログ（Ｄ−Ａ）動 作について下に示されている。それらの素子と、それらの素子のソフトウェアで 構成可能な相互接続がセルに大きな融通性を持たせ、セルが多くのタスクを行え るようにする。全体のＩ１０部はプロセッサを含んでいるのと同じ「チップ」の 上に製造することが好ましい。 Ｂ、バッファ部 第１０図に示すように、および先に述べたように、各セルは４つの入力／出力副 部を含む。副部のうちの３つ１０１．１０８．１０９　Ｉ／′ｉ、ビンＡおよび ビンＢとして示されている一対のリードをおのおの有する。 第４の副部１１０は１本の「読出し専用」ビン１０６を有する。４つの副部のい ずれも４つの副プロセツサのいずれとも通信できる。第１２図に示すように、ア ドレスバス（ＡＤＨＵＳ　）とメモリバス（ＭＢＵＳ）　　を４つのＩ　／　Ｏ 副部へ接続することにより容易に実現できる。レジスタ１４６を介してＤＢＵＳ へＭＢＵＳを使用することによ、９Ｉ１０副部がプロセッサレジスタと通信でき るようにされる。 各ビンＡとＢはＴＴＬレベル信号を受け、供給でき、かつ三状態にされる。現在 の好適な実施例においては、各ビンは約４０ミリア／ベアを受け、かつ供給でき る（ビン１０６を除く）。全てのビンＡをアナログ出力信号を供給するためにプ ログラムでき、ピンＢヘアナログ出力を供給するために３つのＩ１０副部１０７ ．１０８．１０９にデジタル−アナログ変換器が含まれる。任意のビンＢにおけ るアナログ入力信号をデジタルカウントへ変換できる。その理由は、３つのＩ１ ０副部が、それらのビンへ結合された八−り変換器を含むからである。各ビン対 （ビンＡとビンＢ）は入力信号のための差動増幅器と、差動受信器と、差動送信 器と、差動電圧比較器として動作できる。簡単なスイッチングから、たとえば、 ステッピングモータの巻線を駆動するために結合された二対のビンを有するまで の、多くの異なる機能を実行するためにＩ１０副部を使用できる。 第１７〜２３図に示されている回路が副部１０１．１０８．１０９において繰返 えされている。ビンＡとビンＢに組合わされてい、る回路（第１７図のバッファ 部のような）はＩ１０副部１１０　には完全には含まれていない。データをビン １０６で読出すことを許すために十分なバッファリングだけを必要とする。 第１７図のＩ１０バックァ部を参照して、出デ〜りがバッファ１６３を介してビ ンＡへ結合される。 同様に、データがＩ１０制御スイッチ１６５　を通った後で、出データがバッフ ァ１６４　を介してビンＢへ結合される。この出データは、たとえば、第２３図 のレジスタ２０６から第１９図のゲート２０８を介してビンＡへ結合される。イ ネイブルＡ　（、ＥＮ、Ａ　）が高い（線１６６）時に、バッファ１６３　　を 介してビンＡへの出力を可能にするために制御スイッチ１６５が用いられる。更 に、そのスイッチは、イネイブルＢ　（ＥＮ、Ｂ）が高い（線１６７）時にビン Ｂへの出力を可能にし、イネイブルＲ８−４８５が高い時に（線１６８Ａ）、両 方のビンへの出力を可能にする（ビンＢへの出力が反転されている）。イネイブ ルアナログ出力信号が高い時にスイッチ１１５を介してビンＡへの出アナログ信 号が供給される。 ビンＡへの入来信号が差動増幅器１６９０１つの入力端子へ結合される。この信 号の他の端子が基準電位（たとえば２．５ボルト）を受ける。この増幅器は、ノ イズの噴出を阻止するために一般的に用いられるヒステリシスモードも含む。増 幅器１６９　　へ結合されているイネイブルヒステリシス（ビンＡ）信号が高い 時にそのモードは起動される。増幅器１６９の出力端子が遷移検出回路１７１　 へ結合される。その遷移検出回路は各遷移、すなわち、０から１へ、または１か ら０へ、を単に検出する。 ビンＢへの入力が差動増幅器１７０の１つの端子へ結合される。その差動増幅器 は増幅器１６９と同じにできる。増幅器１７０はイネイブルヒステリシス（ビン Ｂ）信号を受ける。増幅器１γ０への他の入力（線１７６）はいくつかの信号の うちの１つを受けるために結合できる。それは、電圧比較噂のために使用される ＤＣ信号と、後で説明するランプと、差検出のためのビンＡ上の信号と、または 基準電位（たとえば２．５ボルト）とを受けることができる。ある動作モードに 対して、増幅器１７０の出力を排他的オアゲート１７７を介して反転できる。Ｏ から１へまたは１からＯへの遷移を再び検出するために、遷移検出器１７２　に ビンＢの入力が組合わされる。 Ｃ，Ｉ１０カウンティング／タイミング各セルは１６ｍＨｚの信号を供給するた めにタイミング発生器（ＲＣ発振器）を含む。この信号は、７１０部に含まれて いるレートマルチプライヤ１７８へ結合される。このマルチプライヤ１７８は出 力周波数を各Ｉ１０副部へ供給する。このマルチプライヤ１１８は出力周波数を 各Ｉ１０副部へ供給する。 このマルチプライヤは に等しい周波数ｆｏを供給する。ロードされた値はレートマルチクライヤ１７８ ヘ　レジスタヘロードされた１６ビツト語でちる。レートマルチプライヤは４つ の１６ビツトレジスタと１つの１６ビツトカウンタチエーンを有する。４つの論 理回路により４種類の出力信号を、各副部に１つずつ、選択できるようにされる 。２つのバスサイクル（各８ビツト）を用いて１６ビツト語をレートマルチプラ イ、ヤ１７８のレジスタヘロードさせるために用いられる。上の式かられかるよ うに、比較的広い範囲の周波数を発生できる。後で説明するように、ビット同期 を含めた多種類の機能のためにそれらの周波数は用いられる。 各副部におけるマルチプライヤ１７８　の出力が８ピンカウンタ１７９へ結合さ れる。そのカウンタへはプロセッサのデータバスからのカウンタロードレジスタ １８０から最初にロードできる。このレジスタは、たとえば、プログラムからデ ータを受けることができる。カウンタ内のカウントはレジスタ１８１と比較器１ ８２へ結合される。このレジスタの内容はプロセッサのデータバスからもロード される。カウンタの内容とレジスタ１８３の内容か一致することが比較器１８２ により検出されると：その比較器は事象信号を第１９図の状態マシン１９−＼供 給する（マルチプレクサ１９０と１９１への入力）。その状態マシンからの信号 （第１９図の実行レジスタ１９８の出力）を受けた時に、カウンタ１１９の内容 をレジスタ１８１へ保持させることができる。同じ実行レジスタ１９８はカウン タ１７９にレジスタ１８０からロードさせることができる。そのカウンタがフル カウント（終端カウント）ＩＣ達すると、第１９図の状態マシン（マルチプレク サ１９０と１９１への入力）へ信号が結合される。 Ｄ、Ｉ１０制御および状態マシン 第１９図を参照して、プロセッサＭＢＵＳはレジスタ１８５，１８６と通信する 。両方のレジスタはマスキング機能を実行する。レジスタ１８５　の３ビツトが 、マルチプレクサ１９０へ結合されている５本の線の１本の選択を制御する。同 様に、レジスタ１８６の３ビツトが、マルチプレクサ１９１へ結合されている５ 本の線の１本の選択を制御する。マスキングレジスタ１８５と１８６の出力端子 がマルチプレクサ１８７へ結合される。マルチプレクサ１８１　からの５ビツト がレジスタ１９８へ結合さｎる。それらの各ビットが、状態マシンにより実際に 実行される異なる機能を定める。とくに、それらのビットがロードカウンタと、 ラッチカウントと、イネイブルランプスイッチと、パルスピンＡと、パルスビン Ｂとを制御する。 マルチプレクサ１９０と　１９１は第１８図のカウンタ１７９から終端カウント 信号と、比較器１８２からの比較信号と、第２０図のランプ発生器２００　かも のランプスタート信号と、第１７図の遷移検出器１７１と１１２からのそれぞれ の遷移Ａ信号と遷移Ｂ信号とを受ける。各マルチプレクサ１９０　、！：　１９ １　カらの１ビット出力がオアゲート１８８へ結合さノする。 両方のマルチプレクサ？９Ｑと１９１　からの出力が同時に生じた時に優先度が マルチプレクサ１９０の出力がマルチプレクツ１８７を「どの事象」として示さ れている信号で制御する。この信号は３×３先入れ、先出しくＦＩＦＯ）バッフ ァ１９９にも格納される。この信号はＭＵＸ１９０と１９１のどれが事象を受け たかを示し、このデータはビンＡとピンＢ（ｇ１７図）への入力とともにＦＩＦ Ｏ１９９に格納される。 各Ｉ１０１００ための状態マシンは、第１９図に破線１８９の内側に示されてい るように直列接続された４つのＤ形フリップ２０ツブを有する。フリップ７０ツ ブ１９４　と　１９６は８ｍＨｚ信号を受け、フリップフロップ１９３と１９５ はこのタイミング信号の補数を受ける。クロッキング信号（ＣＬＫ）が７リツプ フロツプ１９４のＱ出力端子から得られ、レジスタ１９８とＦＩＦＯへ結合され る。フリップ７０ツブ１９６の　Ｑ端子から受けたクリヤ信号が１／ジスタ１９ ８へ結合される。 動作時には、マスキングレジスタ１８５ト１８６ハソフトウエア制御の下にロー ドされる。たとえば、レジスタ１８５からのビット力、マルチプレクサ１９０へ の入力線、たとえば終端カウント、０１本を選択させる。それから第１９図の回 路信号終端カウントを待つ。信号終端カウントが生ずると、状態マシンは動作を 開始し、レジスタ１８５からのデー・夕の５ビツトがマルチプレクサ１８γを介 してレジスタ１９８へ接続される。状態マシンはレジスタ１９８からの線の１本 上に出力を生じさせて、たとえばビン、Ａにパルスを生じさせる。同様に、レジ スタ１８６中の語を用いて、再びたとえば、カウンタにロードさせる。 フリップフロップ２０３と　２０４はレジスタ１９８の出力によυクロックされ る。それらのフリップフロップ忙より出力信号を制御できる。オアゲート２０８ により第２３図のシフトレジスタ２０６　からのデータをピンＡへ結合できる。 このレジスタについては後で説明する。 ＡＤＢＵＳの下位６ビツト、が第１２図のＩ１０副部１０７．１０８．１０９． １１０内の復号器へ入力される。 特定のＩ１０素子を選択するためにそのビットの２つが用いられ、残シは動作を 制御するために復号される。第１１図のＰＬＡ１３６は一般化された出力端子２ １５　を有する。この出力端子は、Ｉ１０１００動作を制御するためにデータを 使用するためにＡＢＩＪＳ　　クロックサイクルを選択するために全てのＩ１０ 副部１０７，１０８．１０９．１１０へ並列に接続される。 Ｅ、アナログ−デジタルおよびデジタル−アナミグ変換 まず第２０図を参照して、Ｉ１０１００、周期が知られているランプを連続して 発生するラング発生器２００　を含む。このランプ発生器の出力はバッファ２０ １　　を介してバッファされ、スイッチ２０２により選択さｎる。後で説明する ように、スイッチは各ランプのスタートに続いであるカウント（１時刻）におい て選択され、それＫよυ同じ電位をコンデ／す２０３　へ結合する。このコンデ ンサは充電され、スイッチ１７５が閉じられた時に電位はバッファ２０４を介し てピンＡへ結合される。（スイッチ１７５は第１Ｔ図に示されている。）スイッ チ２０２と、コンデンサ２０３と、バッファ２０４とはサンプルおよびホールド 手段として作用する。 デジタル−アナログ変換をどのようにして行うかを説明し、種々の機能を行わせ るために第１９図のＩ１０制御器および状態マシンによシッフトウエアを利用し てＩ１０１００回路素子をどのように再構成できるかを示すために、第２１図に は前記したいくつかの回路素子が再び描かれている。 アナログ−デジタル変換のために、第１８図のレート増幅器１７８またはカウン タ１１９から適切な周波数（ｆｏ）が選択される。それはランプ発生器２００（ 第２１図）により発生されるランプの周期に対応する。希望の出力アナログ値に 対応するデジタル値がレジスタ１８３にロードされる。ランプが始まるとランプ スタート信号が第１９図の状態マシン１８９を介して（たとえば、マルチプレク サ１９０　とフリップフロップ）結合される。それからｆａ倍信号カウンタ１１ ９内でカウントされる。それから比較器１８２がカウンタ１７９の内容をレジス タ１８３の内容と比較する。２つの語が同じであると１．比較信号がマルチプレ クサ１９１を介して加えられて、ｒｓＭ＋Ｊによシ示されているように状態マシ ンを再び起動させてサンプルおよびホールド手段の１８９とスイッチ２０２　を 閉じさせる。ランプ発生器により発生された各ランプに対してランプスイッチ２ ０２が閉じられて（たとえば５００ナノ秒の間）、レジスタ１８３に置かれてい るデジタル数に対応するＤＣ電圧までコンデンサ２０３　を充電させる。 Ａ−Ｄ変換を行うことができる１つのやシ方が第２２図に示されている。入力ア ナログ信号が差動増幅器１７００１つの入力端子へ加えられる。ランプが増幅器 １７０　の他の端子へ加えられる。最初に、ランプがスタートさせられると、状 態マシン１８９はレジスタ１８０からカウンタ１７９ヘロードさせる（たトエば 全部０）。カウンタはランプの周期に適当な周波数（ｆｏ）でクロックされる。 ビンＢにおける電位とランプが同じ電位を持っていることを遷移検出１１２が検 出すると、状態マシン１８９　がカウンタ１７９内のカウントをラッチ１８１に 保持させる。 ランチ１８１内のデジタル語はピンＢにおけるＤＣ電位に対応し、それによシア ナログーデジタル変換を行う。 Ｆ、Ｉ１０通信 たとえば第１図を参照して先に説明したように、各セルはデータを通信線または その他のり、ンクを介して送ることができる。副チャネル内のセルが、採用され ている通信リンクによシ典型的に決定されるのと同じレート、たとえば、電力線 に対するようなノイズの多い環境においてはＩＯＫ　ＢＰＳ　、　　でデータを 送る。現在の好適な実施例においては、セルは水晶発振器を持たず、ＲＣ発振器 を利用する。後者は特に安定ではなく、温度変動と処理の変動の結果として周波 数変動が起る。更に、セルの間で同期が行われず、したがってデータを適切に読 出すために各セルは入来データに同期せねばならない。全てのセルの１つの特徴 は、それらのセルが入来データの周波数を検出および格納し、パケットを確認応 答した時に、それらのセルは元のパケットが送られた周波数でそれらを送ること ができる。これは、セルが確認応答パケットを受ける時に同期させるためにセル にかかる負担を減少させる。 第２３図を参照して、狩りモード中は■１０副部はデータを狩る。このモード中 は、レート増倍器は周波数（ｆｏ）をカウンタ１７９へ供給し、ＭＢＵＳから６ るｆｉがレジスタ１８３ヘロードされる。一致が生じ、予測される入来データレ ートに対応する周波数で比較器１８２により検出される。とくに、カウンタ１７ ９の終端カウントが遷移に同期させられる。 破線で示されているように、プロセッサは第１７図の遷移検出器１７１と　１７ ２から遷移を絶えず探す。 遷移が起ると、終端カウントの前と後のいずれに遷移が生じたかをプロセッサは 判定し、それから、遷移が検出されたのと同時に終端カウントが検出されるまで 周波数（ｆｏ）を調節する。この周波数はシフトレジスタ２０６の桁送シ速度で ある。（プロセッサによシ実行される過程が第２３図にブロック２１０と２１１ により示されている。）レジスタ１８３ヘロードされる数は、遷移が起る時刻と 、レジスタ２０６内でデータを桁送りするために理想的な時刻との間で位相を推 移させる。これは遷移中のデータの桁送りを阻止する。カウンタ１７９が終端カ ウントに達するたびにカウンタ１１９は再びロードされる（たとえば全部Ｏ）こ とに注目されたい。 ビット同期が行われると、同期のために必要なレ−）（１６ビツト語）がプロセ ッサメモリに格納され、そのレートの発生対象であるパケットを確認応答する時 に伝送周波数を設定するために用いられる。 この格納されているビットレートは、後で説明するように、スロット期間（Ｍ） を最後に受けたビットレートに一致させることができるようにする競合バンクオ フアルゴリズムで用いられる。 比較器の出力が６シフトレジスタ２０６のための桁送シ速度として用いられる。 狩りモード中は、ビンＢからのデータがレジスタ２０６内で絶えず桁送シされる 。第９図に示すように、パケット、のプリアンプル（０１０１０１−ビット同期 ）がシフトレジスタ２０６に沿って桁送りされ、同期がとられるように桁送シが 調節される。パケット開始フラッグが現われるとにプル同期−１０１，０１０） 、レジスタ２０６の最後の２段が１を含み、これはアンドゲートにより検出され る。ゲート２０７の出力端子における２進１が狩りモードを終らせ、ニブル同期 を行わせる。 これが起ると、データがシフトレジスタ（６ビツト）からデータラッチ２３５ヘ クロツク入力され、そこからデータをプロセッサへクロック入力させることがで き、４ビツトニブルへ変換させられる。シフトレジスタ２０６内の全部０を検出 するために別の回路手段が設けられる。これｄｉ起ると、プロセッサとシフトレ ジスタが狩シモードー＼戻る。レジスタ１８３ヘロードされた数は、遷移が起る 時刻と、レジスタ２０６　内でデータを桁送りするために理想的な時刻との間で 位相を推移させる。これは遷移中のデータの桁送シを阻止する。 伝送すべきデータはデータレジスタ２ｏ５へ転送すれる。（４ビツトニブルを表 す６ビツトだけがデータレジスタ２０５へ転送されることに注目されたいつそれ からそれらの６ビツトはシフトレジスタ２０６へ転送され、桁送り速度で桁送り されて出力される。 前記のように、桁送シにより出力されたパケットが確認応答を表すものとすると 、桁送り速叫は入来データのレートに対応する。他方、出力されるパケットがい くつかのセルへ送られるものとすると、桁送シ速度はセルを伝送するための公称 桁送シ速度である。 （第２３図には、レジスタを出るデータがビンＡだけへ送られる様子が示されて いることに注目されたい。差動モードの場合には、ビンＡの補数がビンＢへ駆動 される。および他の変形が可能である。）Ｇ、Ｉ１０レジスタおよび資源共用 各Ｉ１０副部は、ＭＢＵＳへ双方向接続されるいくつかのレジスタを有する。そ れらのレジスタは第１２図のＩ１０副部１０１．１０８．１０９．１１０　　に ある。プロセッサプログラムの制御の下でそれらのレジスタを読出し、書込むこ とにより、正しい動作のためにＩ１０１００構成される。第１２図は４つのＩ１ ０副部１０７．１０８．１０９．１１０　を示し、かつ、ＭＢＵＳの下位８ビツ トと、ＡＤＢＵＳの下位６ビツトへの接続を示す。２つのＡＤＢＵＳビットが４ つのＩ１０ユニットの１つを選択し、その副部のＩ１０制御レジスタおよび状態 レジスタ（後述する）の１つを選択するために残９０４ビットが復号される。Ｉ １０１００動作を制御するために第１１図のＰＬＡ１３６から２本の線がある。 −万の線Ｖｉｒ読出し」であシ、他方の線は「書込み」である。適切な場合には それらの線はクロックサイクルの位相３において！活動状態にある。 Ｉ１０レジスタと、機能と、ビットの定義とを以下に記す。 書込みレジスタ：（「書込み」線により制御される）。 ａ象ｏｍ成レジスタ：レジスタ、マスキング、１８５第１９図： ビットＯ：事象が起るとビンＡをトグルするビット１：事象が起るとビンＢをト グルするビット２：事象が起ると８ビツトカウントをラッチする ビット３：事象が起るとランプスイッチを閉じる（一時的にオン） ビット４：事象が起ると８ビツトカウントをロードする ビット５〜７：入力マルチプレクサ：ＭＵＸ１９０、第１９図。 ０００　　ビンＡにおける遷移 ００１　ビンＢにおける遷移 ０１０　終端カウント事象 ０１１　カウント比較事象 １００　　ランプスタート事象 １０１　ピンＢ比較事象 事象１構成レジスタ：マスキングレジスタ１８６、第１９図： ビソトＯ：事象が起るとビンＡをトグルするビット１：事象が起るとビンＢをト グルするビット２：事象が起ると８ビツトカウントをラッチする ビット３：事象が起るとランプスイッチを閉じる（一時的にオン） ビット４：事象が起ると８ビツトカウントをロードする ビット５〜７：入力マルチプレクサ：ＭυＸ１９１、第１９図。 ０００　ビンＡにおける遷移 ００１　ビンＢにおける遷移 ０１０　終端カウント事象 ０１１　　カウント比較事象 １００　　ランプスタート事象 １０１　ビンＢ比較事象 Ｉ１０レジスタおよび資源共用 ８ビツトカウンタロードレジスタ二カウンタロードレジスタ１８０；第１８図 ビットＯ〜７；カウント 書込み通信データ出力レジスタ：データレジスタ２０５、第２３図； ビット０〜７＝データ 書込み通信構成レジスタ：（図示せず）　（ＭＢＵＳからロードされる） 送信機能と受信機能のために通信副部全構成するために用いられる。 ビットＯ：０＝受信、１＝送信 ビット１　：　ＮＯＰ ビット２　：　ＮＯＰ ビット３：シフトレジスタイネイブル ビット４：狩シモードに入る ビット５　：　ＮＯＰ ビット６　：　ＮＯＰ ビット７：ＮＯＰ　　。 出力構成レジスタＯ：（図示せず）　（ＭＢＵＳからロアナログピン設定とデジ タルピン設定に用いられる。 ビット０：イネイブルビンＡアナログ出力ビット１：イネイプルビンＡデジタル 出力ピット２：イネイブルビンＡ引上げ ビット３：イネイブルピンＡ引下げ ビット４：イネイプルビ７Ｂ反転 ビット５：イネイブルビンＢデジタル出力ビット６：イネイブルピンＢ引上げ ビット７：イネイブルビンＢ引下げ 出力構成レジスタ１：（いまは示されている）（ＭＢＵＳからロードされる） イネイブル機能と比較機能に用いられる。 ビットＯ：８ビットカウンタイネイブルビット１：ピンＢとＴＴＬ基準を比較 ビット２：ピンＢを調節可能なり、Ｃ基準と比較ビット３：ピンＢとランプ電圧 を比較 ビット４：ピンＢとピンＡを比較 ビット５：Ｒ８−４８５ドライバをイネイブルにする ビット６：ピンＡにおける入力ヒステリシスをイネイブルにする ビット７：ピンＢにおける入力ヒステリシスをイネイブルにする 出力構成レジスタ２：（図示せず＞　（ＭＢＵＳからロードされる） ピン論理レベルの設定に用いられる。 ビットＯ：実行、８ピツトカウンタロードレジスタ内の値を８ビツトカウ／りに ロードするビット１：ピンＡを論理レベル１に設定ビット２：ピンＡを論理レベ ル０に設定ビット３：ピ／Ｂを論理レベル１に設定ビット４：ピンＢを論理レベ ルＯに設定レート増倍器の下半分：レート増倍器１７８、第１８図レート増倍器 の下側バイト レート増倍器の上半分：レート増倍器１Ｔ８、第１８図８ビツト比較ロードレジ スタ二　ロードレジスター８３比較、第１８図 比較のためのバイト 読出しレジスタ＝（「読出し」線により制御される）；事警読出しＦＩＦＯ：Ｆ ＩＦＯ１９９、第１９図ビットＯ：０＝事象１発生 ｌ＝事事象０生 生ット１：事象発生中のビンＡレベル ビット２：事象発生中のビンＢレベル Ｉ１０条件レジスタ読出し： Ｉ１０状態： ビット０：入力ピンＡ ビットｌ：入力ピンＢ ビット２：ｌ＝ランプ比較 ビット３　：　ＮＯＰ ビット４　：　ＮＯＰ ビット５　：　１　＝ＦＩＦＯがデータを有する０−ＦＩＦＯ空 ８ビットカウンタランプ：レジスタ１８１、第１８図カウントバイト 通信データ：データレジスタ２３５、第２３図データバイト 通信状態＝（図示せず）　（ＭＢＵＳへ読込み）ビットＯ：受信モード：１＝シ フトレジスタ中でデータを利用可能 送信モード二〇＝送信レジスタレディ ビット１：第２３から狩りモードにある資源共用： 現在の好適な実施例においてはプロセッサ間で共用される５つの資源がある。そ れらはＥＥＦＲＯＭ　　と４つのＩ１０副部である。ハードウェア「信号（Ｓｅ ｍａｐｈｏｒｅ）レジスタＪ（ＳＲ）と　ＲＡＭ中の５語が資源共用を制御する ために用いられる。第３０図はマルチプロセッサが共通資源をどのようにして共 用するかを示す。第１２図の５Ｒ９５はＭＢＵＳのビット０を読出し、書込む。 各ＲＡＭ　Ｉｆ！は１つの状態：アイドル、ｐｒｏｃ、ｓｌ、Ｐｒｏｃ、　＃　 ２、Ｐｒｏｃ、　＄３　’またけＰｒ０Ｃ，＄４、を含む。プロセッサは、ある 資源が使用中かどうかを調べるために、資源の割当ての前にＲＡＭ場所を質問で きる。資源が割当てられていないとすると、下記のようにそれは信号レジスタを アクセスする。（あるいは、プロセッサは最初のＲＡＭ質問を飛越し、信号レジ スタをアクセスした後でＲＡＭ場所を調べる。）資源が既に使用中であるならば プロセッサは信号レジスタを「０」にクリヤして再試行を待つ。 資源が「アイドル」であれば、プロセッサはＲＡＭレジスタの状態を「アイドル 」かうｒ　Ｐｒｏｃ、　＃ｘ　Ｊへ変えることによシ資源を割当て、それから信 号レジスタを「０」へクリヤする。プロセッサが資源を終ると、ＲＡＭ場所を「 アイドルコヘクリャする。 ＳＲは１ビツトのハードウェアレジスタである。 それのそれぞれのサイクルの位相３の間に、要求があると、各プロセッサはＳＲ をアクセスできる。時間系列においては、これは、連続する４つのクロックサイ クル（たとえば位相）の１つでプロセッサがＳ　Ｒ２９５を１回アクセスできる ことを意味する。 Ｓ　Ｒ２９５は通常は「０」にセットされる。第３０図において、プロセッサ＃ １と＃３はＳ　Ｒ２９５の使用を求めていない。サイクルの開始時にそれが「０ 」を受けるものとすると、現在は何も割当てられず、またはクリヤされないこと を知り、適切なＲＡＭ場所を設定し、それが１アイドル」を含んでいるとすると 、プロセッサはそれの　Ｐｒｏｃ、　＃　を挿入して資源を割当て、それからＳ Ｒを「０」へ「クリヤする」。別のプロセッサが共用資源を用いていることをプ ロセッサが発見し７たとすると、それはそれのＰｒｏｃ、　＃を割当てず、それ からＳＲを「０」へ「クリヤする」。この事象においてはそれは待って、再試行 せねばならない。 ＥＥＦＲＯＭにおける動作のようなちる動作が多くのクロックサイクルを占める ことがあるから、プロセッサはＲＡＭレジスタを「割当て」なければならず、し かし共用資源を使用中に５Ｒ２９５を解放せねばならない。割当てられたＲＡＭ ｊＪＪ所を用いてプロセッサがそれの動作を行っている時は、ｒＱＪを発見する までそれはＳＲを再びアクセスする。それからそれはＲＡＭ場所を「アイドルＪ Ｋｒクリヤコし、ＳＲ２９５を「０」に「クリヤ」する。プロセッサが５Ｒ２９ ５をアクセスし、「】」を発見した時は、それはＳＲ２９５を常に「１」状態の ままにして、再試行を待たなければならない。 第３０図に示されている例においては、共用資源を必要としているものとしてＰ ｒｏｃ、　＃　４　　が示されている。ＳＲが自由であるかどうかを調べるため にそれはＳＲに質問する。プロセッサは「試験およびセット」動作を用い、Ｓ　 Ｒ２９５は既に「１」であるから、試験およびセット動作はレジスタに「１」を 残す。それはいまは待って、再試行せねばならない。 それはＳ　Ｒ２９５をアクセスするまで試行を続け、ＲＡ、Ｍ語中の資源が「ア イドル」であることを発見する。 ■ ブ　　ロ　　ト　　コ　　ル Ａ、競合一般 典型的な用途においては、セルの間の通信ネットワークに負荷が軽くかけられ、 セルは競合遅延をほとんど、または全く経験しない。重いトラフィックの場合に は、ネットワークは飽和することがある。 重い負荷は衝突を起すことがあり、したがって再送信する必要がある。再送信が 衝突を続けるものとすると、ネットワークはおそらく飽和することがある。 このネットワークにおいて用いられる競合バンクオフアルゴリズムがトラフィッ クをより長い時間間隔にわたって迅速に拡張して、システムが飽和から回復でき るようにする。トラフィックが長い時間間隔にわたって拡張しないとすると、シ ステムは飽和せず、飽和から回復しない。 競合状態の下における副チャネルのアクセスは２つの機構、すなわち、延期とバ ックオフにより調整される。延期は衝突回避技術であって、群確認応答において 用いられる。バックオフはトラフィックすなわち負荷を平準化する技術である。 延期は自由なスロットをカウントすることで構成される。セルが見た自由なスロ ットの数が延期カウントに等しいと、セルはそれのパケットを次に利用可能なス ロットで送る。 バックオフする時は、衝突したパケットを再送信するまでの待ち時間をセルは増 す。その増加の長さは衝突ま念は再送信の回斂の関数である。この機能を実現す るアルゴリズムはバックオフアルゴリズムまたは競合アルゴリズムと呼ばれる。 このネットワークは、通信チャネルに対する競合一般を解決するキャリヤ検出多 重アクセス法を用いる。セルが送信できるようになったら、そのセルはまず通信 チャネルを聴取する。別のセル巧送信していることを聴いたら、そのセルは空き チャネルを待つ。空きチャネルを検出すると、セルが送信前に遅れる也とがある 。その遅れを決定する方法は競合アルゴリズムによシ決定される。 チャネルにおける時間はスロットで測定される。 各スロットは最近検出された受信ボー速度（すなわち、桁送シ速度）におけるＭ ピットである。送信前にセルが遅れると、スロットの整数倍だけそれは待つ。セ ルが空きチャネルを検出すると、それは遅れることがｌ）、それから、送信でき るようになると、それはスロット境界での送信を試みる。衝突したあるパケット をあるセルが送信しているものとすると、それはバンクオフアルゴリズムにより 決定される時間間隔だけそれは遅れる。バンクオフ遅れはＮ個のスロットにわた って一様にランダムにされる。Ｎはバックオフアルゴリズムにより調節される。 それの最小値は２であって、パケットの各再送信の前にバックオフアルゴリズム により上方へ調節される。それの最大値は２１０である。 Ｂ０群確認応答パケット競合 群アナウンサーから１組の群リスナーへのパケットがそれらの各リスナーに確認 応答をアナウンサーへ送らせる。それらの確認応答の間の競合一般を仲裁する方 法がないと、それらの確認応答は常に衝突する。この問題を避けるために、群確 認応答のための組込まれた予約装置が用いられる。リスナーセルがそれの確認応 答のためにどのスロットを用いるかを判定す名ために、リスナーセルはそれの群 構成要素番号を用いる。群構成要素５は、元のパケットの受信に続いて５番目の 自由なスロットでそれの確認応答を送信する。その結果として、群構成要素１が 元のパケットに続く最初のスロットでそれの確認応答を送信することである。群 構成要素２は、最初の群構成ｌ！素に続く最初のスロットでそれの確認応答を送 信する。この過程は、最後の群構成要素が元のパケットに応答するまで続けられ る。群構成要素が応答せず、したがってそれの応答スロットを空のままにしてお くと、次の群構成要素が次のスロットで応答する。 競合およびＩ１０状態図が第２４図に示されている。次の表は状態およびそれの 説明を示すものである。 競合状態 状態　名　　称　　　説　　　明 ０　アイドル　　データの遷移を受けることを求めている間にロットの境界を計 る。 １　　ビット同期　受けた信号とのボー速度同期をとる。 ２　バイト同期　パケットフラッグの開始ヲ待ツ。 ３　受　信　　　パケットを受ける。 ４　　ＩＰＧ遅延　パケットの間隙量遅延。副チャネルにおける最後のパケット の終りのｎビッ ト時間後に対する遅延（このノイロン がそれを送ったか、受けたか。 により、またはＡＲＱプロトコルソフ トウェアによシ設定されたか。 ６　送信　　　　次のスロットでパケットを送信。 ７　ジャム　　　ジャム期間（ビット時間で指定される）中にジャムバター区全 部１）を送る。バンクオフアルゴリズムを実行する。 競合状態遷移 状態　　　事象　　　動作　次の状態 ０、アイドル　　　Ａ、検出された遷　　無し　　　１．ビット同期移 ０、アイドル　　　Ｌ、送信用バケツ　　無し　　　５．バンクオフ遅ト延 １、ビット同期　　Ｂ、達成された同　　無し　　　２．バイト同期期 １、ビット同期　　Ｇ、遷移無し　　　　無し　　　４．ＩＰＧ遅延２、バイト 同期　　Ｆ、狩シ時間切れ　　無し　　　１．ビット同期２、バイト同期　　Ｃ ０検出されたス　　無し　　　３．受信タートフラン グ ３、受信　　　　　Ｅ、検出されたア　　無し　　　１．ビット同期ボート ３、受信　　　　　Ｄ、フラッグ終シ　　パケットを　４．ＩＰＧ遅延遅延比フ ラン グをセット ３、受信　　　　　Ｎ、長すぎるバケ　　無し　　　１．ピット同期ット ４．１ＰＧ遅延　　Ｍ６行われた遅延　　無し　　　０．アイドル５、バックオ フ　　３０行われた遅延　　無し　　　６．送信遅延 ５、バックオフ　　Ａ、検出された遅　　無し　　　１．ビット同期遅延　　　 　　　延 ６、送信　　　　　１．検出された衝　　バックオフ　７．ジャム突　　　　　 　　遅延計算 ６、送信　　　　　８９行われた送信　　無し　　　Ｏ，アイドル７、ジャム　 　　　Ｋ０行われたジャ　　無し　　　５．バックオフ遅ム　　　　　　　　　 　　　　　　　　　　　　　　　延Ｃ０衝突検出 現在の好適な実施例においては衝突検出は用いられない。ＩＥＥＥ８０２．３に 述べられているように、セルが応答している時に、この特徴を供給するために通 常の回路を使用できる。衝突を検出すると、チャネル上の全てのセルが衝突を確 実に検出するように、セルは１スロット時間の間ジャミング信号を送信できる。 そレカらそれは送信を止め、バックオフアルゴリズムを実行できる。バンクオフ アルゴリズムは競合ランダム化間隔を調節する。ＩＥＥＥ８０２．３　、バック オフ間隔を計算するために、パケットが経験した衝突の回数を用いる。セルネッ トワークは衝突検出を必ずしも常に行うわけではないから、バンクオフ間隔を計 算するためにセルのバックオフアルゴリズムはプロトコルが推測した衝突を使用 できる。セルが衝突を検出するとすれば、それはそれが起きたスロットと同じス ロット内の衝突を検出し、送信を再び試みる（バンクオフ間隔の後で）。 衝突が起るのに衝突を検出しないセルの場合には、プロトコルの時間切れの期間 が過ぎた時にセルはそれを発見する。セルが多数の宛先へパケットを送っている とすると（正常な場合）、プロトコルの時間切れの期間が過ぎた時に、いずれの 宛先からも応答がなければセルは衝突を推測する。１つの応答を受けたとしても 、送信点において衝突が無ければ、バックオフによる遅延の増大なしに再送信が 行われる。 それからセルは、衝突検出を行うのと全く同様にして、推測した衝突カウントを 用いてバックオフアルゴリズムを実行する。バックオフ間隔の後でセルはパケッ トを送信する。 したがって、衝突検出と衝突推測の違いは、衝突が起きたことをセルが発見する ために要する時間の長さにある。 Ｄ、バンクオフアルｄ　Ｉ）　スｉ。 現在の好適な実施例において用いられるバンクオフアルゴリズムが１ＥＥＥ８０ ２．３規格に述べられておシ、切捨てられた２進指数バンクオフである。バック オフ間隔は最後に送信が成功して以後の衝突回数（詳しい、または推測された） の指数関数である。 指数バンクオフアルゴリズムは、システムが飽和状態から回復するために必要と する安定性をシステムへ与える。飽和させられているシステムにおける負荷を指 数的に拡げることにより、アルゴリズムはシステムが回復することを許す。Ｒ＝ バンクオフ間隔全体に直線的に分布させられた乱数であるようにスロット内のバ ンクオフ間隔＝Ｒである：０　＜　Ｒ＜　２ＥＸＰ　［ｍｉｎ　（１０，ｎ）： １ここにｎ＝衝突回数である。 セルに２つのトランシーバが増付けられていると、それはあらゆるスロットを両 方のトランシーバを介して送る。トランシーバは種々の副チャネルをアクセスす るから、それらは種々の負荷条件を経験する。 各トランシーバは別々の副チャネルとして取扱われ、それ自身のバックオフパラ メータ（衝突カウントとバックオフ間隔）を有する。バックオフパラメータは各 送信ごとに１組ずつ、セルにより「保持コされる。 バックオフアルゴリズムのための乱数が２つの方法のうちの１つで発生される。 １．４８ビツトのセルＩＤ（後で説明するように独特であるこ゛とが保証されて いる）によシ種をまかれた擬似乱数発生によるもの、２、カウンタを動作させ、 外部事象が検出された時に下位ビットを保持することによる方法。 スロットの持続時間は最後に受けたデータのビットレートに等しい。注：各セル がそれの内部ビットレートを使用するものとすれば、スロットの持続時間はセル ごとに異なるであろう。 Ｅ、競合タイマ 宛先まで多数の経路を有するパケットは、１つの経路を通る時はより長い競合遅 延を経験し、別の経路を同時に通る時はよυ短い遅延を経験する。その競合遅延 が長すぎることを許されるものとすると、後のパケットが宛先の受信一連番号が パケット内の同じ一連番号へ循環して戻った後で到達することがある。したがっ て、あるパケットはＡＲＱプロトコルがそれを検出することなしにその順序から 到達できる。この種のＩＡｂを避けるために、マルチホップ経路内の各ホップに おける競合をパケットが待ったスロットの数だけ減少させられる競合タイマフィ ールド（第６図）を各パケットは使用する。カウントかＯに達するとスロットは 捨てられる。 Ｆ、ＡＲＱ　プロトコル セルはスライディングウィンドウプロトコルを使用する。ウィンドウの寸法は１ で、モジュロ２一連番号付けである（ストップおよび待ちプロトコル）。 リンク制御機情はＨＤＬＣ同期平衡モードに非常に類似する。主な違いは、パケ ットを確認応答する代りに１ビット一連番号付けによシ、あらゆる情報パケット が確認応答を持たなければならないということである。 ＡＲＱ機病が機能できる前に、２つの通信装置（セルまたはネットワーク制御装 置）の間で接続を行わねはならない。接続過程はこの出願の後の「接続」の節で 説明する。ＡＲＱ機構は、セルが接続状態にある時に動作するだけである。ＡＲ Ｑ状態は接続状態の副状態と考えることができる。 セルがメツセージを送ると、そのセルは宛先からの応答を待つ。セルが確認応答 を所定の時間切れ期間中に受けないとすると、メツセージが失われたとそれは仮 定して、そのメツセージを再送信する。 確認応答を運ぶなめに、確認応答のみパケットｔたは情報パケットの２種類のパ ケットを使用できる。 確認応答はパケットの受信一連番号で運ばれる。確認応答のみパケットはメツセ ージフィールドを持たず、リンク指令フィールド内のＡＣＫ指令により識別され る。情報パケットはメツセージフィールドを含み、リンク指令フィールド内のＩ ＮＦＯｔｌｊ令により識別される。 第２５図はリンクレベルＡＲＱ状態図であって、下の表とともに種々のＡＲＱ状 態を定める。 状態　　事象　　動作　　次の状態 ０、アイドル　　送るメツセー　パケットを組　１．アイドルジ　　　　　　立 てる ０、アイドル　　送るパケット　パケットを送　１．競合る Ｏ、アイドル　　受けるバクツー　パケットを処　１．アイドルト　　　　　　 理する １、競合　　　　送られるパケ　タイマスター　２．ＡＣＫｌ待つット　　　　 ト ２、　ＡＣＫ　ｆ！−却　時間切れ　　　タイマ停止パケットを組　２．ＡＣＫ を待つ 立てる ２、ＡＣＫを待つ　再送信するパ　パケットを送　１、競合ケラト　　　　　る ０、ＡＣＫを待つ　受けたＡＣＫ　　　タイマ停止　　０．アイドルパケット又 は Ｎ回の再試行 ２、ＡＣＫを待つ　受けた非ＡＣＫ　　パケット処、理　２．ＡＣＫを待つパケ ット セルはそれが通信する各アドレスに対して送信一連番号を格納する。アドレスは セル、群＋＋マ＆ハ制御装置とすることができる。受信のためには、それからそ れが受ける各出所の受信一連番号を保持せねばならない出所はセル、群、または 制御装置とすることができる。セルがメツセージを受けると、それはメツセージ についてのＣＲＣを検査する。ＣＲＣが有効でないとすると、セルはそのメツセ ージに対して応答しない。これが複製されたパケットであることをその一連番号 が示したとすると、セルはパケットの受信を送信者へ確認応答するが、アプリケ ーションソフトウェアへはパケットを送らない。 「これは送信者による再送信である」ということを意味するビットＡＲＱプロト コルが使用する。メツ七−ジがそれの再送信ビットを有しなければ、受信者は複 製メツセージに確認応答しない。最後に受けたメツセージに対してリスナーであ るような各群に対するその最後に受けたメツセージについての一連番号をセルは 保持する。それは、セルアドレス（制御装置と通信する時に用いられる）でアド レスされたメツセージに対して、別々の１ビット送信一連番号と１ビット受信一 連番号を有する。 セル間の通信は群アドレスを介して行われる。それらの場合にセルは群化装置ま たはネットワーク制御器と通信する。セルがただ１組のそれら一連番号を格納す る用意をしているから、ある与えられた時刻にはセルはセルアドレスを用いるた だ）つの会話を持つことができる。 制御装置がセルと通信することを望むと、その制御装置はリンク制御フィールド 内に接続指令を有するパケットを送ることによりそれは通信を開始する。 その指令は一連番号を初期化する。その指令を受けた後では、セルは、会話が終 るまでは、別の制御装置によりそれに対して（セルアドレスを介して）アドレス されるメツセージは受けない。制御装置が切離し指令を送る時にその会話は終る 。 メツセージの確認応答をセルが待つ時間は用いる経路の種類に依存する。一般に 、セルは、パケットがそれの宛先に遍するのに十分な時間に、宛先セルにおける プロトコル処理時間と、確認応答を運ぶ戻りパケットの進む時間とを加え合わせ た時間を許す。 マルチホップパケットのためのプロトジル時間切れ期間は衝突カウントによシ影 響も受ける。ノイズが非常に多い環境においても、パケットが時間中にそれの宛 先に達することができない理由は、伝送の誤りではなくて競合であることが多い 。パケットが再試行されると、衝突カウントがシステム負荷と、マルチホップパ ケットに対する予測された競合遅延を示すと仮定される。マルチホップパケット に対する遅延時間は衝突カウントの関数として上方へ調節される。したがって、 時間切れ期間は伝送ボー速度と、ホップの数と、衝突カウントとの関数である。 Ｇ、リンク制御指令 す／り制御指令はＡＲＱプロトコルの動作とリンク接続過程を制御する（次第参 照）。パケットのリンク指令フィールドはリンク指令を常に含む。 ＡＲＱプロトコル指令 Ｉ　ＮＦＯ情報パケット（確認応答を求める）ＡＣＫ　　　確認応答のみパケッ ト（確認応答を求めない）接続制御指令 Ｃ０ＮＮ　　接続 ＤＩ　ＳＣ切離し ｓｒ　　　初期化設定 ＸＮＤ　　　ネットワークデータ交換 接続制御指令への応答 ＣＭＤＲ指令除去 ＲＤ　　　要求切離し ＲＩ　　　　要求初期化 ＵＡ　　　番号をつけられていない確認応答ＡＣＫ指令とＩＮＦＯ指令を有する パケットだけが一連番号付けを用いる。ＩＮＦＯパケットは２つの一連番号と、 送信一連番号と、最後に受けたパケットの一連番号とを有する。ＡＣＫパケット は両方の一連番号フイールドを有するが、送信一連番号は宛先により無視される 。 ＡＣＫ　ｔたはＩ　ＮＦＯ以外の指令を有するパケットは番号をつけられないパ ケットと呼ばれる。番号をつけられないパケットはストップで確認応答され、Ｕ Ａ指令を介してファッションを待つ。番号をつけられないパケットはメツセージ フィールドを含まない。 Ｈ０接続制御 制御装置がセルと通信できる前に、それはセルへ接続せねばならない。接続を行 うことは一連番号を初期化し、制御装置とセルを既知状態に置くことで構成され る。接続を行う手続きと接続を維持する手続きはソフトウェアによる状態マシン の実現によシ支配される。 アナウンサーセルはそれの群内のリスナーセル−＼接続せねばならない。接続が 行われた時だけアナウンサーはリスナーと通信できる。接続はリンク制御指令の サブセットによシ制御される。指令は主ステーションにより出される。第２のス テーションが指令を受け、応答を主へ送る。リスナーは第２である。 ネットワーク制御装置があるセルと通信する時は、制御装置は主で、そのセルは 第２である。リンク制御指令と、それに対する応答を下に示す。ＩＮＦＯ指令と ＡＣＫ指令はＡＲＱ　　プロトコル指令であり、残りは接続制御指令である。 主指令　第２の応答　説　　明 ＩＮＦＯ情報：接続状態においてのみ有効。 ＩＮＦＯ情報：接続状態におりてのみ有効。 ＡＣＫ　　　確認応答：パケット内の一連番号を用いるが、受信一連番号は更新 しない。 ＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。 パケットを再構成し、それを再び送る。 ＲＩ　　　　初期化要求：２番目に初期化する。２番目に切離す。 ＲＤ　　　　切離し要求＝２番目を切離す。 ＤＭ　　　　２番目は切離し状態にある。 ＡＣＫ　　　　　　確認応答 ＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。 パケットを再構成し、それを再び送る。 ＲＩ　　　　初期化要求＝２番目に初期化する。２番目に切離す。 ２番目に接続する。 ＤＭ　　　切離しモル１２２番目は切離し状態にある。 ０ＮＮ ＵＡ　　　接続 ＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。 Ｃ０ＮＮを再試行する： Ｒ１初期化要求：２番目に初期ｆＩｌ、ｌする。２番目に切離す。 ２番目に接続する。 ＲＤ　　　切離し要求：ＤＩＳＣを送る。 Ｄｉｓｃ　　　　　　切離し ＵＡ　　　番号をつけられていないＡＣＫＣＭＤＲ除去指令：接続状態において 第２によってだけ送られる。 ＤＩ　ＳＣを再試行する： ＳＩ　　　　　　　初期化設定 ＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。 Ｓｌを再試行する。 ＵＡ　　　番号をつけられていないＡＣＫ。 ＸＮＤ　　　　　　　Ｉ　Ｄとネットワークデータの交換：この指令は１番目が 切離し状態にある時だけ送られる。 ＸＮＤ　　　１０とネットワークデータの交換：２番目が切離し状態にある時だ け２番目はＸＮＤ応答を送る。他の任意の状態にある時はＸＮＤを受ける。２番 目はＣＭＤＨに応答する。 ＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。２番目を切離 す。それからＸＮＤを再試行する。 第２６図と第２７図の接続状態図は主ステーションと第２のステーショ／を示す 。主ステーションは接続を制御する。接続状態が変ｒヒすることを第２は要求で きるが、主ステーションによ多接続を変えることを指令されなければ第２はそう することはできない。 生ステー７ヨン接続状態 状態　　事象　　　動作　次の状態 ０、開始　　　　電源投入　　　　　初期化　　　４．初期化待ち１、切離し　 　　接続要求　　　　　Ｃ０ＮＮ送シ２．接続待ち１、切離し　　　致命的な誤 シ又ｒｉ　ＳＩ送り　　４．初期化待ち１、切離し　　　Ｘ　Ｎ　Ｄ　　　　　 　　ＸＮＤ処理　　１．切離し１、切離し　　　Ｉ　ＮＦＯ％ＡＣＫ　　　ＤＩ ＳＣ再試行１．切離し１、切離し　　　ＵＡ、ＤＭ　　　　　無視　　　　１． 切離し１、切離し　　　ＲＤ、ＣＭＤＲＤＩＳＣ再試行１．切離し２、接続待ち 　　ＵＡ　　　　　　　　　一連番号リセット３．接続２接続待ち　　致命的な 誤り又は　ＳＩ送υ　　　４、初期化待ち２接続待ち　　致命的でない誤り、　 　Ｄｉｓｃ送シ　　５．Ｄｉｓｃ待ちＲＤ、又はＣＭＤＲ ２、接続待ち　　ＩＮＦＯ，ＡＣＫ　　　Ｄｉｓｃ送ｐ　　　５．Ｄｉｓｃ待ち ２、接続待ち　　ＤＭ　　　　　　　　Ｃ０ＮＮ再試行　３．接続待ち２、接続 待ち　　ＸＮＤ　　　　　　　ＤＩＳＣ送り　　５．０　ｉ　ｓ　ｃ待ち２、接 続待ち　　時間切れ　　　　　Ｃ０ＮＮ再試行　２、接続待ち３、接続　　　　 致命的な誤シ又は　ＳＩ送り　　５．初期化待ち３、接続　　　　致命的でない 誤シ。 ＲＤ　、又はｄｉｓｃ、　　ＤＩＳＣ送’）　　５−Ｄｉｓｃ待ち要求 ３、接続　　　　Ｄ　Ｍ　　　　　　　　ＤＩ　ＳＣ再送シ１．切離し３、接続 　　　　ＸＮＤ　　　　　　　ＤＩＳＣ送り　　５．　Ｄ　ｉ　ｓ　ｃ待ち３、 接続　　　　ＵＡ　　　　　　　　ＤＩＳＣ送り　　　５．Ｄｉｓｃ待ち４、初 期化待ち　受け７’ｃＵＡ　　　　　ＤＩＳＣ送り　５．Ｄｉｓｃ待ち４、初期 化待ち　受けた指令　　　　Ｓｌ再試行　４、初期化待ち４、初期化待ち　ＩＮ ＦＯ，ＡＣＫ　　　　Ｓ　Ｉ再試行　４．初期化待ち４、初期化待ち　ＲＤ、Ｄ Ｍ、Ｒ４，ＸＮＤ　　Ｓｌ再試行　４．初期化待ち４、初期化待ち　時間切れ　 　　　　Ｒ１再試行　４、初期化待ち５、　ｄ　ｉ　ｓ　ｃ待ち　ＵＡ、ｌ）Ｍ 　　　　　　　　　　　　１．切離し５、ｃＨｓｃ待ち　ＲＩ　　　　　　　　 　ＳＩ送り　　４．初期化待ち５、ｄｉｓｃ待ち　致命的な誤り　　　ＳＩ送り 　　４．初期化待ち５、　ｄ　ｉ　ｓ　ｃ待ち　ＣＭＤＲ，ＲＤ、ＮＤ　　　Ｄ ＩＳＣ再試行　５．Ｄｉｓｃ待ち５、　ｄ　ｉ　ｓ　ｃ待ち　　ＩＮＦＯ，ＡＣ Ｋ　　　ＤＩＳＣ再試行　５．Ｄｉｓｃ待ち５、　ｄ　ｉ　ｎ　ｃ待ち　時間切 れ　　　　　ＤＴｓｃ再試行　５．Ｄｉｓｃ待ち第２ステーシヨン接続状態 状態　　事象　　　動作　次の状態 ０、開始　　　　電源投入　　　　　初期化　　　３．初期化１切離し　　　受 けた接続　　　　Ｕ　Ａ送＃）２．接続１、切離し　　　受けたＳＩ　　　　　 初期化　　　３．初期化ＵＡ送シ １．切離し　　　致命的な誤り　　　ＲＩ送クシ４初期化待ち１、切離し　　　 Ｘ　Ｎ　Ｄ　　　　　　　ＸＮＤ送シ１．切離し１、切離し　　　ＩＮＦＯ，Ａ ＣＫ　　　　ＤＭ再試行　１．切離し１、切離し　　　Ｄｉｓｃ　　　　　　　 ＤＩＭＩ試行　１．切離し２、接続　　　　受けたＳ！　　　　初期化　　　３ ．初期化ＵＡ送シ ２、接続　　　　受けたＤＩＳＣＵＡ送シ　　１．切離し２、接続　　　　致命 的な誤シ　　　Ｒ■送＃）４．初期化待ち２、接続　　　　致命的でない誤シ　 ＲＤ送シ　　５．誤り２、接続　　　　ＩＮＦＯ，ＡＣＫ　　　　ＡＲＱ処理　 　２．接続２、接続　　　　Ｃ０ＮＮ　　　　　　　ＵＡＡ試行　２．接続２、 接続　　　　ＸＮＤ　　　　　　　ＲＤ送クシ５誤シ３、初期化　　　受けたＤ ｉｓｃ　　　　ＵＡ送クシ１切離し３、初期化　　　ＩＮＦＯ，ＡＣＫ、　　　 ＲＩＩ試行　３．初期化０ＮＮ ３、初期化　　　８１　　　　　　　　ＵＡＡ試行　３．初期化３、初期化　　 　ＸＮＤ　　　　　　　　　　　　　３．初期化４、初期化待ち　受けたＳｔ　 　　　　初期化　　　３．初期化ＵＡ送シ ４、初期化待ち　ＩＮＦＯ，ＡＣＫ　　　　ＲＩ再試行　４．初期化待ち４、初 期化待ち　ＤＩＳＣ，ＸＮＤ、　　　ＲＩ再試行　４．初期化待ち０ＮＮ ５、誤り　　　　受けたＤｉｓｃ　　　　ＵＡ送シ　　１．楓離し５、誤シ　　 　　受けたＳ■　　　　初期化　　　３．初期化ＵＡ送り ５、誤り　　　　　　　　　　　　　ＲＤＤ試行　５．誤シ注：再試行：応答は Ｎ回再試行できる。再試行をＮ＋１回行わせる事象は致命的なｉＫシと定義され 、初期化を行わせる。セルは１再試行カウントを維持し、ＩＮＦＯｔたはＡＣＫ 以外の任意の応答が再試行された時にそのカウントは減少させられる。非再試行 応答が主セルへ送られた時には再試行カウントは常にクリヤされる。 ！、アポートシーケンス パケットを送っているセルは、パケットを送シ続ける代シにアボートシーケンス を送ることにより、そのパケットをアボートできる。アポートシーケンスは順次 送られる少くとも１２個のパケットの群である受けるセルは第１６図の符号確認 子からアボートを識別する。受けるパケットは六者択三符号のどのような違反も アボートとして取扱う。これの１つの結果がアボートとなるリンクアイドル条件 である。 ビット時間以上のものに対してリンクがアイドル（無遷移）であるとすると、結 果は符号の違反である。 パケットを受けるセルがアボートシーケンスを検出すると、それはクロックさせ られたパケットの部分の探索を開始する。アボートシーケンスは衝突の検出後に ジャミングするためにも用いられる。 Ｊ、システムＩＤ パケット内で４８ビツトシステムＩＤを用いる方法が示されている第２９図を参 照する。フィールド２５１　　として示されているシステムＩＤの３２ビツトが 、フィールド２５５　により示されているようにパケットの中に直接置かれる。 残りの１６ビツトがバケツ）　ＣＲＣの計算に用いられる。最初は、ＣＲＣ計算 の開始時に、フィールド２５２　によシ示されているように全部ｌでＣＲＣレジ スタは始まる。それから、１６ビツトフイールド２５３を供給するためにＣＲＣ 計算においてシステム１０の１６ビツトフイールド２５０　　が用いられる。フ ィールド２５３　はＥＥＦＲＯＭに格納され、パケツｌ−ＣＲＣが計算されるた びにプリセットＣＲＣフィールドとして用いられる。 プリセットフィールドがひとたび格納されてパケットを送る時には、格納されて いるＣＲＣフィールドはＣＲＣレジスタに格納される。この現在のフィールドを 用いて１６ビツトパケツトＣＲＣフイールドが計算され、パケット中の別のフィ ールドがバケツ）ＣＲＣの計算に用いられる。（競合タイマフィールドを除く全 てのフィールドが用いられる。）システムＩＤの他の３２ピツトがパケット内で 送られる。 パケットが受けられると、プロセッサは、それのＣＲＣレジスタに格納されてい るＣＲＣプリセットフィールドをまず置くことによシ、受けたパケットに対する ＣＲＣを計算する（再び、競合タイマフィールドは使用されない）。新に計算さ れたＣＲＣフィールドがパケット内のフィールドに一致しないとすると、パケッ トが不適切に送られたか、送られたパケットが、正しく受けられたとしても、異 なるシステムＩＤを有するものと見なされ、したがって捨でるべきである。 ■ 群　　化　　装　　置 群化装置は種々の態様をとることができ、パーソナルコンピュータのような市販 のハードウェアで実現できる。群化装置によシ実行される、この出願において説 明した各種の機能を実行するためにそれらのコンピュータを容易にプログラムで きる。たとえば、群化のためにセルと通信するために必要なパケットを得るため にそれらを容易にプログラムできる。 パケットに使用される乱数の発生のような他の機能を周知のプログラムで発生で きる。 たとえば、アップル（Ａｐｐｌｅ）　Ｉｆコンピュータを群化装置として使用で きる。４８ピツ）ｋステムＩＤをディスクに格納できる。またはアップル■コン ビュータのスロットの１つに挿入されるプリント回路カードを設けることができ る。第２８図のセル２３２のようなセルから得られるシステムＩＤをそのカード は含むことができる。群が形成されると、割当てられた群番号、構成要素番号等 をディスクに格納でき、またはカード上のＥＥＦＲＯＭに格納できる。 第２８図にはこの好適な群化装置の素子が示されている。それらの素子の番号等 にはＣＰＵ２２６　が含まれる。そのＣＰＵは通常のマルチプレクサで構成でき る。そのＣＰＵはメモリと通信する。そのメモリにはＲＡＭ　２２７　　と、Ｒ ＯＭ２２８　と、システムｒＤを格納するための記憶装置２２９　とを含めるこ とができる。フロッピィディスクが用いられる場合には、システムＩＤとプログ ラム（ＲＯＭ２２８　　に格納されているもの以外の）はディスクに格納され、 そのプログラムは実行のためにＲＡＭ　−＼転送される。 通常のモニタのような表示手段２３０がＣＰＵへ結合されて使用者へ表示する。 たとえば、表示装置を用いて群のリストを、群０ＡＳＣＩｉ名とともに表示でき る。ＣＰ　ＴＪへ指令を入力できるようにするためにキーボード２３１が用いら れる。 ＣＰＵはセル２３２へ結合されているのが示されている。そのセルはトランシー バ２３３を介してネットワークへ結合される。セル２３２は群化、装置の一部で あって、そのセルのＩＤは群化装置によシシステムＩＤとして用いられる。コン ピュータによりセルへ送られる典型的なメツセージが付録Ｂに示されている。た とえば、宛先セルを群中のアナウンサーに割当てるメツセージは群化装置によシ 発生されるメッセー、ジである。群化装置は、Ｉ１０副部へ結合されている三対 のリードのうちの一対を介してセルへ直結され、またはＣＰＯ２２６からのメツ セージを第４のＩ１０副部へ読込むことができるようにする選択ビンを介してセ ルへ結合される。 以上、分布された知能を有し、検出、通信および制御を行うネットワークを説明 した。この出願においては、家庭環境においてセルを使用する簡単な例について 説明したが、開示した発明は他の数多くの用途に使用できることが当業者には明 らかであろう。 この出願の付録Ｃには本発明を使用できる他のいくつかの用途の表が含まれてい る。 付録　Ａ、パケットの例 パケットの例のための経路指定の種類の例１、完全にアドレスされるもの （Ｆｕｌｌｙ　Ａｄｒｅａｓｅｄ） ２、オープンフラッディング （Ｏｐｅｎ　Ｆｌｏｏｄｉｎｇ） ３、制約されたフラッディング （Ｒｅ５ｔｒｔｃｔｅｄ　Ｆｌｏｏｄｉｎｇ　）４、群フラッディング（Ｇｒｏ ｕｐ　Ｆｌｏｏｄｉｎｇ　）注：　パケットサイズはセルメモリビットである（ 六者択三符号化前）。通信側チャネル上のパケットは、六者択三符号化変換の後 は５０％大きい。 シングルホップ パケットフォーマット： プリアンプル、１６ピツト フラッグ、４ビツト 宛先セルアドレス、４８ビツト 競合タイマ、１０ビツト 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　Ｓｅｑ　、　　１ビツト ＸｍｔＳｅｑ　、　　１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ピツト＝１（完全にアドレスされるもの） 出所セルアドレス、４８ピツト メツセージ、１６〜５１２ビツト メツセージ種類、８ビツト メツセージ内容、８〜５１１ビット 暗号化検査、１６ピツト ＣＲＣ，１６ピツト フラッグ、４ビット シングルホップ 応答フォーマット： プリアンプル、１６ビツト フラッグ、４ビツト システムＩＤ、３２ビツト 宛先セルアドレス、４８ビツト 競合タイマ、ｉｏビット 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　Ｓｅｑ、１ビツト ＸｍｔＳｅｑｓ　　１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝１（完全にアドレスされるもの） 出所セルアドレス、４８ビツト 暗号化検査、１６ビツト ＣＲＣ，１６ビツト フラッグ、４ビツト マルチホップフルアドレス パケットフォーマット： プリアンプル、１６ビツト フラッグ、４ビツト システムＩＤ、３２ビツト 次のセルアドレス、４８ビツト 競合タイ？、１０ビット 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　Ｓｅｑ、１ビツト ＸｍｔＳｅｑ、１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝１（完全にアドレスされるもの） セルアドレスリスト アドレスカウント、４ビツト アドレス、４８〜７６８ビツト 出所セルアドレス、４８ビツト メツセージ、１６〜５１２ビツト メツセージ種類、８ビツト メツセージ内容、８〜５１１ビット 暗号化検査、１６ビツト ＣＲＣ，１６ビツト フラッグ、４ビツト マルチホップフルアドレス 応答フォーマット： プリアンプル、１６ビツト フラッグ、４ビツト システムＩＤ、３２ビツト 宛先セルアドレス、４８ビツト 競合タイマ、１０ビツト 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　Ｓｅｑ％　１ビツト ＸｍｔＳｅｑ　、　　１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ピツ）＝１（完全にアドレスされるもの） セルアドレスリスト アドレスカウント、４ビツト アドレス、４８〜７６８ビツト 出所セルアドレス、４８ビツト 暗号化検査、１６ビツト ＣＲＣ，１６ビツト フラッグ、４ビツト オープンフラッディング パケットフォーマット： プリアンプル、１６ビツト フラッグ、４ビツト システムＩＤ、３２ビツト 放送アドレス、４８ビット＝全部Ｏ 競合タイマ、１０ビツト 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ピント Ｒｃｖ　　Ｓｅｑ％　１ビツト ＸｍｔＳｅｑ、１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝１（オープンフラッディング） 宛先セルアドレス、４８ビツト 出所セルアドレス、４８ビツト メツセージ、１６〜５１２ビツト メツセージ種類、８ビツト メツセージ内容、８〜５１１ビット 暗号化検査、１６ビツト ＣＲＣ，３２ビツト フラッグ、４ビット オープンフラッディング 応答フォーマット： プリアンプル、１６ビツト フラッグ、４ビツト システムＩＤ、３２ビツト 放送アドレス、４８ピツ）＝全ｉ０ 競合タイマ、１０ビツト 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　Ｓｅｑ、１ビツト ＸｍｔＳｅｑ、１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝１（完全にアドレスされるもの） 宛先セルアドレス、４８ビツト 出所セルアドレス、４８ビツト 暗号化検査、１６ビツト ＣＲＣ，１６ビツト フラッグ、４ビツト 制約されたフラッディング パケット７オーマツト： プリアンプル、１６ビツト フラッグ、４ビツト システムＩＤ、３２ビツト 放送アドレス、４８ビット＝全部０ 競合タイマ、１０ビツト 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　５Ｏ（１％　　１ビット ＸｍｔＳｅｑｓ　　エビット 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝１（制御された７ラツデイング） 宛先セルアドレス、４８ビツト 出所セルアドレス、４８ビツト メツセージ、１６〜５１２ビツト メツセージ種類、８ビツト メツセージ内容、８〜５１１ビット 暗号化検査、１６ビツト ＣＲＣ，１６ビツト フラッグ、４ビツト 制約されたフラッディング 応答７オーマント： プリアンプル、１６ビツト フラッグ、４ビツト システムＩＤ、３２ビツト 放送アドレス、４８ビット＝全部Ｏ ・　　競合タイマ、ＩＯビット 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　Ｓｅｑ、、　　１ビット ＸｍｔＳｅｑ、１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝１（制約された７ランデイング） 宛先セルアドレス、４８ビツト 出所セルアドレス、４８ビツト 暗号化検査、１６ビツト ＣＲＣ１１６ビツト フラッグ、４ビツト 群アナウンスメント パケットフォーマット： プリアンプル、１６ビツト フラッグ、４ピット システムＩＤ、３２ビツト 群アドレス、４８ビツト 競合タイマ、１０ビツト 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　Ｓｅｑ、１ビツト ＸｍｔＳｅｑ％１ビット 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝１（群フラッディング）出所構成要素番号、８ビツ ト 宛先構成要素番号、８ビツト、（０＝放送）メツセージ、１６〜５１２ビツト メツ七〜ジ種類、８ビツト メツセージ内容、８〜５１１ビット 暗号化検査、１６ビツト ＣＲＣ１１６ビツト フラッグ、４ビット 群アナウンスメント 応答フォーマット： プリアンプル、１６ビツト フラッグ、４ビツト システムＩＤ、３２ビツト 群アドレス、４８ビツト 競合タイマ、１０ビロト 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　８８９％　　１ビツト ＸｍｔＳｅｑ　、　　１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝１（群フラッディング）出所構成要素番号、８ビツ ト 宛先構成要素番号、８ビツト、（０＝放送）暗号化検査、１６ビツト ＣＲＣ，１６ビツト フラッグ、４ビツト プローブ パケットフォーマット： プリアンプル、１６ビツト フラッグ、４ビツト システムＩＤ、３・２ビツト 放送アドレス、４８ビット＝全部０ 競合タイマ、１０ビツト 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　Ｓｅｑ、１ビツト ＸｍｔＳｅｑ　％　１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝１（制約されたフラッディング） 宛先セルアドレス、４８ビツト 出所セルアドレス、４８ビツト メツセージ、４９〜７６９ビツト メツセージ種類、８ビツト メツセージ内容、４８〜７６８ビツト（経路リスト）暗号化検査、１６ビツト ＣＲＣ，１６ビツト フラッグ、４ビツト −プローブ システムＩＤ、３２ビツト 放送アドレス、４８ビット＝全部〇 競合タイマ、１０ビツト 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　８８９％　　”ビット ＸｍｔＳｅｑ、１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝１（制約されたフラッディング） 宛先セルアドレス、４８ビツト 出所セルアドレス、４８ビツト メツセージフィールド メツセージ種類８ビツト メツセージ内容、経路リスト 暗号化検査、１６ビツト ＣＲＣ１１６ビツト フラッグ、４ビツト プローブ プリアンプル、１６ビツト フラッグ、４ビツト システムＩＤ、３２ビツト 放送アドレス、４８ビット＝全部Ｏ 競合タイマ、１０ビツト 競合タイマ検査合計、６ビツト ホップカウント、４ビツト 乱数器、８ビツト リンク制御 再送信フラッグ、１ビツト Ｒｃｖ　　Ｓｅｑ＋　　１ビツト Ｘｍｔｓ＋ｅｑ、１ビツト 使用せず、１ビツト 指令、４ビツト ネットワーク制御 経路指定の種類、４ビツト＝３（制約されシラノディ４カまたは２（オープンフ ラツデイ°ング）出所アドレス、４８ビツト メツセージ種類、８ビツト メツセージ内容、８〜５１１ビット 暗号化検査、１６ビツト ＣＲＣ％　１６ビツト フラッグ、４ビツト 放送指令 応答フォーマット： 無応答 付録　Ｂ、メツセージの種類 プローブ 機能：アナウンサーからリスナーへの最適の経路を決定する。 出所二群アナウンサー アドレスの種類：セル 経路指定法二制約されたフラッディングメツセージの種類：２（８ビツトフイー ルドに対する番号） メツセージの内容：アドレスカウン上（１バイト）、（プローブパケット内のセ ルｉＤの数−これは再放送されたパケットの数である）アドレスリスト プローブ結果 機能：宛先セルによシ受けられた第１グローブパケツト内のアドレスリストを報 告する。 出所ニブローブメツセージにより以前にアドレスされたセル。 アドレスの種類二セル 経路指定法二制約されたフラッディングメツセージの種類：３（８ビツトフイー ルドに対する番号） メツセージの内容：アビ１／スカウント（１バイト）、アドレスリスト 群アナウンサー割当て 機能：宛先セルを指定された群内のアナウンサーであるように割当てる。 出所二群化装置 宛先：セル アドレスの種類：セルまたは群の構成要素経路指定法二制約されたフラッディン グまたは群フラッディング メツセージの種類：４ メツセージの内容二群番号、構成要素番号群アナウンサー割当て解除 機能：宛先セルを指定された群内のアナウンサーとして機能することから解除す る。 出所二群化装置 宛先：アナウンサーセル アドレスの種類：セルまたは群の構成要素経路指定法二制約されたフラッディン グまたは群フラッディング メツセージの種類：５ メツセージの内容：無し 群リスナー割当て 機能：宛先セルを指定された群内のリスナーであるように割当てる。 出所：群化装置 宛先：セル アドレスの種類：セルまたは群の構成要素経路指定法二制約されたフラッディン グまたは群フラッディング メツセージの種類：６ メツセージの内容二群番号、構成要素番号群リスナー割当て解除 機能：宛先セルを指定された群内のリスナーとして機能することから解除する。 出所二群化装置 宛先：リスナーセル アドレスの種類：セルまたは群の構成要素経路指定法二制約されたフラッディン グまたは群フラッディング メツセージの種類＝７ メツセージの内容：無し 群レピータ割当て 機能：宛先セルを指定された群内のレピータであるように割当てる。 出所：群化装置 宛先：セル アドレスの種類：セルまたは群の構成要素経路指定法二制約されたフラッディン グまたは群フラッディング メツセージの種類：８ メツセージの内容二群番号、構成要素番号群レピータ割当て解除 機能：宛先セルを指定された群内のレピータとして機能することから解除する。 出所：群化装置 宛先二群レピータセル アドレスの種類：セルまたは群の構成要素経路指定法二制約されたフラッディン グまたは群フラッディング メツセージの種類＝９ メツセージの内容：無し レピータ割当て 機能：セルをレピータとして機能するように割当てる。レピータとなることを通 常は許されないセル、すなわち、非放射媒体上に１つのトランクーパを有するセ ル、を割当てるために用いられる。 出所二制御装置 宛先：セル アドレスの種類：セル 経路指定法：完全にアドレスされるもの９、オープンプラツデイング、制約され たフラッディング メツセージの種類：１０ メツセージの内容：無し 閉鎖 機能：再開することを指令されるまで送信を停止することを全てのセルに告げる メツセージを放送する。 出所二制御装置 宛先：セル アドレスの種類：放送またはセル １　　　　　経路指定法：オープンフラッディング、制約された７ラツデイング メツセージの種類：１１ メツセージの内容：無し 貴方の入力を報告 機能：セルの入力を報告することをそのセルへ指令する。 出所：セルまたは制御装置 宛先：セル アドレスの種類：任意 経路指定法：任意 メツセージの種類：１２ メツセージの内容：入力数（バイト） 貴方の出力を報告 機能：セルの出力を報告することをそのセルへ指令する。 出所：セルまたは制御装置 宛先：セル アドレスの種類：任意 経路指定法：任意 メツセージの種類：１３ メツセージの内容：出力数（バイト） ダウンロード 機能：データまたは符号をダウンロードする。 出所二制御装置 宛先：セル アドレスの種類：任意 経路指定法：任意 メツセージの種類＝１４ メツセージの内容＝アドレス、長さ、符号通信パラメータ設定 機能：通信パラメータをセル中に設定する。 出所二制御装置 宛先：セル アドレスの種類：任意 経路指定法：任意 メツセージの種類：１５ メツセージの内容：パラメータ数、値 アナウンスメント 機能：センサデータをアナウンス 出所２群 宛先二群 アドレスの種類２群、放送 経路指定法二群７ラツデイング メツセージの種類＝１６ メツセージの内容二〇〜２５５（１バイト）付録　Ｃ０用　途 種　類　　種類の細部　　　　　用　　途一般的　　検出機能 な用途　通信機能 制御機能 農　業　　穀物管理　　穀物センサ／Ｃｏｍｍ濯竜Ｃｔｒｌ／Ｃｏｍｒｎ地平準 化センサＣｏｍｍベストセンサ／Ｃｏｍｍ　（セルＩＤが動物を識別する） 家畜　　　　検出機／トラッカー 給餌検出／Ｃｔｒｌ／Ｃｏｍｍ ミルカー検出／　Ｃｔ　ｒ　ｌ／Ｃｏｍｍ重量センサ／Ｃｏｍｍ ハーダー信号装置 商　業　　銀行業務　ＡＴＭカード 電子マネー 商業　　　　金銭登録機検出／Ｃｔｒｌ／Ｃｏｍｍエレベータ検出／　Ｃｔｒ　 ｌ／Ｃｏｍｍスロットマシン検出／Ｃｔ検出／Ｃｏｍｍ自動販売機検出／Ｃｔｒ ｌ／Ｃｏｍｍ 商業、Ｍｉｓｃ　　トレーパーセンサ／Ｃｏｍｎ１ページヤ−Ｃｔｒｌ／Ｃｏｍ ｍ ブロテクニクス、センサ、Ｃｔｒｌ スタンプ　１．Ｄ ウォッチ　Ｃｔｒｌ 建設　　　　破損センサ／Ｃｏｍｍ ボストセンサ　Ｃｏｍｍ エネルギー管理　センサ検出／Ｃｏｍｍサーモスタット／Ｃｔｒｌ／Ｃｏｒｎｍ ユーティリティセンサ／Ｃｏｍｍ Ｍｅｎ　ｔ／Ｃｔｒ　ｌ／　Ｃｏｍｍ 安全　　　　ロックセフ　ス／Ｃｔ　ｒ　ｌ／Ｃｏｍｍスマートキイ（一連番号 ） 通信　　　通信　　　　ケーブル無し チャネル／Ｃｔｒｌ／Ｃｏｍｍ ネットワーク構成／Ｃｔｒｌ／Ｃｏｍｍあらゆる橋へのセル 電話１．Ｄ（セルＩ　、Ｄ、　） セル橋へのセル テレメータ／Ｃｔ　ｒ　ｌ　／Ｃｏ　ｍｍ配線解消 コンピュータ　　　　　　　低速データネットワークネットワーク　　　　　　 　　人工知能構成Ｃｔｒｌ コピー防止 並列処理ノード 周辺　　　　ケーブル解除 キーボードセンス／Ｃｏｍｍ マウスセンス／Ｃｏｍｍ 配線解消 開発システム　エミュレータ装置 消費者　　器具　　　　センサ検出／Ｃｏｍｍスイッチ検出／Ｃｔｒｌ／Ｃｏｍ ｍ 消費者、Ｍｉｓｃ　　検出器／トラッカー（電子的、一連番号）低電圧検出器 かなりの富くじ券 娯楽　　　　遊園地Ｃｔｒ　ｌ’　ｒ チーケードゲームＣｔｒｌ’ｒ 有線テレビアクセスＣｔｒｌ″ｒ 有線テレビサンプルＣｔｒｌ’ｒ ＣＤプレイヤーＣｔｒｌ’ｒ 特殊効果／Ｃｔｒｌ’ｒ ＶＣＲＣｔｒｌ’ｒ 家庭改良　　セントラル時計装置 カーテン／Ｃｔｒｌ／Ｃｏｍｍ ドア検出／Ｃｏｍｒｎ 車庫ドアＣｔｒｌ’ｒ インターフオン インターフオンＣｕｒｌ’ｒ プールｃｔｒｌ’ｒ検出／Ｃｔｒｌ／Ｃｏｍｍ煙／火災検出器 窓検出／Ｃｔｒｌ／Ｃｏｍｍ ベット　　　検出器／トラッカ（電子的、一連番号）ベットＣｔｒｌ／訓練士 教育　　　教育、Ｍｉ　ｓｃ　　相互作用　本検出／　Ｃｔｒｌ／　Ｃｏｍｍ試 験　検出／Ｃｏｍｍ 技術　　　データ獲得　ＤＡＣ／ＡＤＣ計装　　　　Ｄ　Ａ　Ｃ／Ａ　Ｄ　Ｃ スイッチ検出／Ｃｔｒｌ／Ｃｏｍｍ 家庭　　　電気　　　　電灯／　Ｃｔｒｌ／Ｃｏｍｍレセグタクル検出／Ｃｔｒ １／検出ｍｍスイッチ検出／Ｃｔｒｌ／Ｃｏｒｎｍ あらゆる態様の検出 法律　　　安全、法律　コピー防止 １、Ｄ、カード（一連番号） 銃Ｌ　Ｄ、商業 旅券（一連番号） 万引発見機 製造　　　ＣＩＭ　　　　人工知能 配線解消 生産Ｃｔｒｌ　　４＊出器／トラツカー（電子的一連番号）インベントリイ　検 出／Ｃｏｍｍ プロセスＣｔｒｌ　　　　ラインバランス生産オートメーション生産、流れ／検 出ロボット工学　　　　検出器／トラッカ（電子的、一連番号） ロボット検出／Ｃｔｒｌ／Ｃｏｍｍ 医療　　　医療、Ｍｉｓｃ　　バイオフィードバックバイオニクス 障害者介助器具 ペースメーカー 移層 医療ｆ軸検出／Ｃｏｍｍ 医療警報検出／Ｃｏｍｍ 患者モニタ 個人ディスペンサｍ 個人モニタ 補綴 軍事　　　軍事、Ｍｔ　ｓｃ　　コピー防止破損Ｃｔ、　ｒ　１検出／Ｃｏｍｍ 検出器／トラッカ（電子的一連番号） 個人バッジ１．Ｄ。 冗長Ｃｏｍｍ ５ＤＩ検出検出ｔｒｌ／Ｃｏｍｍ ソーナプイ検出／Ｃｏｍｍ スパイ検出／Ｃｔｒｌ／Ｃｏｍｍ 位置検出／ｃ　ｔ　ｒ　ｌ／Ｃｏｍｍ システム診断検出／Ｃｏｍｍ 戦争ゲームモニタ／　Ｓ　ｒ　ｍ 兵器検出／Ｃｔｒｌ／Ｃｏｍｍ 安全　　　　　ロック検出／Ｃｔ、ｒ１／Ｃｏｍｍスマートキイ（一連番号） 震動／運動１ 窓検出／Ｃｔｒｌ／Ｃａｍｍ 科学　　　　　　　　　気象、地震、センサ輸送　　　自動車　　　　一般検出 一般通信 一般制御 アンチロック制動、Ｓｙｓ 複合ケーブル解消 ゲージＣｔｒｌ インダッシュ地図／ロケータ 計器盤（ｔｒｉ ナンバープレート　１．Ｄ、＆Ｃｏｍｍ灯火／　Ｃｔ　ｒ　ｌ／Ｃｏｍｍ レギュレータ検出／Ｃｏｍｍ スマートキイ（一連番号） スイッチ検出／Ｃｔ　ｒ　ｌ／Ｃｏｍｍシステム診断検出／Ｃｏｍｍ 配線解消 エイビオニクスアンチロック制動、Ｓ　ｙ　ｓ複合ケーブル解消 計器盤Ｃｔｒｌ 灯火／Ｃｔｒｌ／Ｃｏｍｍ レギュレータ検出／Ｃｏｍｍ セサワ検出／Ｄｏｍｍ スイッチ検出／　Ｃｔ　ｒ　ｌ／Ｃｏｍｍシステム診断検出／Ｃｏｍｍ 配線解消 輸送Ｍｉｓｃ　　非常ロケータ（ＥＬＴ）検出／Ｃｏｍｍトラフィックモニタ／ Ｃｏｍｍ トラフィック信号検出／Ｃｔｒｌ／ＣｏｍｍＴＰＹ／Ｈｏｂｂｙ／Ｓｐｏゲーム ３−Ｄ「チップ−ウィツト」検出／ｏｒｎｍ ビンゴカード検出／Ｃｏｍｍ ホビーキット　検出／　Ｃｔ　ｒ　１．／Ｃｏｍｍ手品道具検出／Ｃｔｒｌ／Ｃ ｏｍｍ 超小型訓練Ｃｔ　ｒ　ｌ／Ｃｏｍｍ 遠隔Ｃｔｒｌ検出検出ｔｒｌ／Ｃｏｍｍスポーツ　　非常ロケータ（ＥＬＴ）検 出／Ｃｏｍｍトラップラインセ／サ スセンサ用品検出／Ｃｔ　ｒ　ｌ　／Ｃｏｍｍおもちや　　レボ−ボット検出／ Ｃｔ　ｒ　ｌ／Ｃｏｍｍ媒体相互作用おもちや検出／ Ｃｔｒｌ／Ｃｏｍｍ 動くおもちや検出／Ｃｔｒｌ／Ｃｏｍｍ浄書（内容に変更なし） ＦＩＧ　　９ ｏｉｏｉｏｉ　　　　　　　ピートビＩ刊ＦＪＧ　　１０ 六（扶邑待ｊ番 ＦＩＧ　　１６ 精象柱ｉ翫 ＦＩＧ　　２０ ＳＩＬＨ Ｏ ″７ｚ又テーシｉン２乙上灸ぺ′笈艮記ＦＩＧ２８　　　　　７Ａ隼イζ　へ灸 】ＬＦＩＧ３０ チＰ４鷹場 イｉ！号しゾスタ 手　　続　　補　　正　　書　　（方式）％式％ １、事件の表示 平成１年　特許願　第５００９８７号 （第ＰＣＴ／ＵＳ８８１０３９０９号）２、発明の名称 検知、２方向通信及び制御をおこなう知能セル用人力／出力装置 ３、補正をする者 事件との関係　特許出願人 名称　　　エシャロン・システムズ ４、代理人 〒１００ ５、ネ市Ｌ４＋の日付　　平成３年１１月２２日６、補正の対象 （１）特許法第１８４条の５第１項の規定による書面の国際出願臼の欄 （２）図面 （３）出願人が法人であることを証明する書面７、補正の内容 （１）別紙のとうり （２）図面の浄ＦＪ（内容に変更なし）国際調査報告

Claims (34)

【特許請求の範囲】
1. １．複数のセルを含み、検出と、通信と、制御とを行うネツトワークにおいて、 プロセツサと、 このプロセツサと前記ネツトワークの間で結合を行う入力／出力（Ｉ／Ｏ）部と 、 を備え、この入力／出力部は、 複数の回路素子と、 前記プロセツサから信号を受けるために結合され、複数のＩ／Ｏ機能を行わせる ために前記回路素子を構成する複数の第１のレジスタ手段と、前記プロセツサへ 結合され、Ｉ／Ｏ状態情報を格納し、この情報を前記プロセツサへ結合する複数 の第２のレジスタ手段と、 所定の事象を検出するための事象検出手段と、 この事象検出手段と前記レジスタ手段の少くとも１つへ結合され、タイミング信 号を前記Ｉ／Ｏ部へ供給する状態マシン手段と、 を備え、それにより複数のＩ／Ｏ機能を実行するために前記Ｉ／Ｏ部を構成でき るセル。
2. ２．請求項１記載のセルであつて、前記回路素子はデジタルカウンタとデジタル 比較器を含むセル。
3. ３．請求項１記載のセルであつて、前記回路素子はレート増倍器とランプ発生器 を含むセル。
4. ４．請求項１記載のセルであつて、前記回路素子はサンプルおよびホールド手段 を含むセル。
5. ５．請求項１記載のセルであつて、前記回路素子は遷移検出器を含むセル。
6. ６．請求項１記載のセルであつて、前記回路素子は電圧比較器を含むセル。
7. ７．請求項１記載のセルであつて、前記回路素子は差動受信器を含むセル。
8. ８．請求項１記載のセルであつて、前記回路素子は差動送信器を含むセル。
9. ９．請求項１記載のセルであつて、前記回路素子は差動電圧比較器を含むセル。
10. １０．請求項１記載のセルであつて、前記回路素子は通信サブシステムを含むセ ル。
11. １１．請求項１記載のセルであつて、前記回路素子はカウンタラツテを含むセル 。
12. １２．請求項１記載のセルであつて、前記回路素子は周波数発生器を含むセル。
13. １３．請求項１記載のセルであつて、前記回路素子は波形発生器を含むセル。
14. １４．請求項１記載のセルであつて、前記回路素子はデジタルセンサを含むセル 。
15. １５．請求項１記載のセルであつて、前記回路素子はデジタル出力制御信号を発 生する手段を含むセル。
16. １６．請求項１記載のセルであつて、前記回路素子は差動対デジタルセンサを含 むセル。
17. １７．請求項１記載のセルであつて、前記回路素子は差動対デジタル出力制御信 号を発生する手段を含むセル。
18. １８．請求項１記載のセルであつて、前記回路素子はサンプルおよびホールド手 段と、ランプ発生器と、デジタルカウンタと、デジタル比較器とを含み、前記素 子はデジタル−アナログ変換器を供給するように構成され、したがつて前記ラン プ発生器の出力端子が前記サンプルおよびホールド手段へ結合され、前記ランプ 発生器のスタートが前記所定の事象の１つとして検出され、かつ初期値を前記カ ウンタにロードするために用いられ、前記比較器は前記カウンタ内のカウントを 前記プロセツサからのデジタル数と比較し、前記サンプルおよびホールド手段を 制御するために前記比較器の出力が用いられ、それにより前記サンプルおよびホ ールド手段の出力端子にＤＣ電位を供給するセル。
19. １９．請求項１記載のセルであつて、前記回路素子はアナログ比較器と、遷移検 出器と、デジタルカウンタと、ランプ発生器とを含み、前記素子はアナログ−デ ジタル変換器を供給するために構成され、前記比較器の１つの端子へアナログ信 号が結合され、前記比較器の他の端子は前記ランプ発生器の出力を受けるために 結合され、前記デジタルカウンタは前記カウンタ内の最初のカウントにロードさ れて、前記事象検出手段が前記比較器手段からの所定の事象を検出した時に前記 変換器の前記デジタル出力として用いられるラツチをロードするために用いられ るセル。
20. ２０．検出し、通信し、制御するネツトワークにおいて、 プロセツサと、 このプロセツサとメモリを含む半導体基板上に前置される入力／出力（Ｉ／Ｏ） 部と、を備え、このＩ／Ｏ部は、 前記入力／出力部を、前記ネツトワークと、状態を検出する検出手段と、対象を 制御する制御手段との１つへ結合する複数のリード、 を備え、それらのリードは、 前記リードの１本へ加えられたアナロク信号をデジタル信号へ変換し、かつその デジタル信号を前記プロセツサへ結合するため、 前記プロセツサからデジタル信号を受け、そのデジタル信号をアナログ信号へ変 換して、そのアナログ信号を前記リードの１本へ結合するため、前記リード上の 信号の差比較を行うため、前記複数の１つにかける遷移を検出するため、 前記リード上の信号のための差動受信器を構成するため、 の回路手段へ結合され、それによりネツトワークに使用する融通性のあるセルが 得られる、検出し、通信し、制御するネツトワークに使用するセル。
21. ２１．請求項２０記載のセルであつて、前記セルは複数の前記Ｉ／Ｏ部を含むセ ル。
22. ２２．検出し、通信し、制御するネツトワークに使用するセルにおいて、 デジタル信号を格納する複数のレジスタ手段と、 このレジスタ手段へ結合される少くとも１つの算術論理装置（ＡＬＵ）であつて 、そのレジスタ手段の内容をそのＡＬＵへの入力として受ける少くとも１つの前 記算術論理装置と、 このＡＬＵの出力端子へ結合されるメモリと、複数のＩ／Ｏ副部を有する入力／ 出力（Ｉ／Ｏ）部と、 を備え、前記メモリの出力端子は前記レジスタ手段へ結合され、 各前記副部は、検出機能と、前記ネツトワークとの通信機能と、制御機能とを行 うために各前記副部を結合するための少くとも１本のリードを含み、前記副部は 少くとも１つのパスにより前記ＡＬＵと前記レジスタ手段へ結合され、 各前記副部は前記バス上の信号により選択され、各前記副部は複数のＩ／Ｏレジ スタを含み、それらのＩ／Ｏレジスタは前記パスから信号を受け、かつそれらの Ｉ／Ｏレジスタは信号を前記バスへ結合し、前記Ｉ／ＯレジスタはＩ／Ｏ副部制 御する信号を受け、かつ前記リードを介して受けた信号を前記バスへ通信し、 それにより前記Ｉ／Ｏ副部が制御されるセル。
23. ２３．プロセツサと、 このプロセツサと前記ネツトワークの間で通信するための入力／出力部と、 通信部と、 を備え、この通信部は、 前記ネツトワークから受けたデジタル信号を桁送りで入力させ（入力パケツト） 、かつ前記プロセツサから前記ネツトワークへデジタルデータを桁送りて出力さ せる（出力パケツト）ためのシフトレジスタと、 前記入力パケツトにおける遷移を検出する遷移検出手段と、 前記遷移検出器を所定のレートと比較し、その所定のレートが、前記遷移検出器 が起る率（遷移率）に一致するように前記所定のレートを調節し、かつ前記シフ トレジスタへ結合されて、前記入力パケツトが前記遷移率で桁送りされるように 前記シフトレジスタにおける桁送りを制御する比較器手段と、を備え、それによ り効果的な通信が行われるセル。
24. ２４．請求項２３記載のセルであつて、前記比較器手段は、前記所定のレートの 前記調節を行うレート増倍器と、デジタルカウンタと、デジタル比較器とを含み 、そのデジタル比較器は前記カウンタ内のカウントを受けて、そのカウントを比 較負荷レジスタに格納されているデジタル数と比較するために結合され、その比 較負荷レジスタは前記プロセツサへ結合されるセル。
25. ２５．請求項２４記載のセルであつて、前記調節された所定のレートは格納され 、前記シフトレジスタを制御するために用いられるセル。
26. ２６．請求項２４記載のセルであつて、前記遷移の位相が前記シフトレジスタに おける桁送りから推移させられるように、前記調節されたレートの位相を推移さ せるデジタル語を前記比較負荷レジスタはロードされるセル。
27. ２７．請求項２３、２４または２記載のセルであつて、前記シフトレジスタ内の 段の少くともあるものが所定のビツトを含む時を検出機能する論理手段を含むセ ル。
28. ２８．検出機能と、通信と、比較とをネツトワークにおいて行うセルに使用する 入力／出力（Ｉ／Ｏ）部において、 デジタル語を受ける第１のレジスタと、この第１のレジスタへ結合され、その第 １のレジスタ内のビツトの第１のフイードにより制御され、前記Ｉ／Ｏ部に関連 する事象をおのおの表す複数の信号の間で選択する多重化手段と、前記第１のレ ジスタへ結合され、かつ回路集子を制御するため、および前記第１のレジスタか らビツトの第２のフイールドを受けるために結合される第２のレジスタと、 を備え、それにより複数の機能を行うたりに前記回路素子を構成する検出機能と 、通信機能と、比較機能とをネツトワークにおいて行うセルに使用する入力／出 力（Ｉ／Ｏ）部。
29. ２９．請求項２８記載のＩ／Ｏ部であつて、前記回路素子をデジタル変換器とデ ジタル比較器を含むＩ／Ｏ部。
30. ３０．請求項２８記載のＩ／Ｏ部であつて、少くとも１本のリードが前記ネツト ワークから前記Ｉ／Ｏ部へ結合され、前記マルチプレクサ手段へ結合されている 前記複数の１つは前記リード上で検出された信号還移であるＩ／Ｏ部。
31. ３１．請求項３０記載のＩ／Ｏ部であつて、前記第２のレジスタは、前記リード 上にパルスを発生する増幅器を制御する信号を供給するＩ／Ｏ部。
32. ３２．請求項２８または３１記載のＩ／Ｏ部であつて、前記マルチプレクサの出 力が状態マシンヘの入力として用いられ、その状態マシンは前記第２のレジスタ を制御するために用いられるＩ／Ｏ部。
33. ３３．検出機能と、通信と、制御とを行うネツトワークからの入来信号の遷移を 検出する第１の手段と、前記遷移に同期させられた信号を供給するレート決定手 段と、 このレート決定手段へ結合されるデジタルカウンタと、 このカウンタへ結合されるデジタル比較器と、この比較器へ結合される比較負荷 レジスタと、この比較負荷レジスタにデジタル語をロードする第２の手段と、 を備え、前記比較器の出力信号は前記遷移の周波数で生じ、それらの出力信号の 位相は前記遷移から推移させられ、 それにより前記比較器の出力は前記ネツトワークとの通信に使用する制御信号を 供給する検出機能と、通信機能と、制御機能とを行うネツトワークにおいて用い られるセルのＩ／Ｏ部における改良。
34. ３４．請求項１記載のセルであつて、前記プロセツサはマルチプレクサであり、 そのマルチプレクサと前記Ｉ／Ｏ部の間での資源の共用を制御するために信号（ ｓｅｍａｐｈｏｒｅ）レジスタが用いられるセル。