JPH0349408A - 判定帰還形等化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ伝送における波形歪をトレーニング期
間を設けて高精度に等化する判定帰逼形等化器に関する
ものである。

（従来の技術） データ伝送等においては、伝送障害や伝送路状態に起因
して歪んだ信号波形から自動的にこの歪を除いて送信信
号波形を忠実に再生するために判定帰還形等化器が用い
られる。

第２図は従来の判定帰還形等化器として、例えば特開昭
６０−１５０３１３号公報に示されたものと同様な構成
のものである。

同図において、（２）は入力信号と波形歪の予測値との
差をとる加算器、（３）は上記加算器（２）の出力を二
値に判定する判定器、（４）は上記判定器（３）の出力
をシグナリングレートＴだけ遅延する遅延素子、（５）
はタップゲイン、（６）は上記遅延素子（４）の出力と
上記タップゲイン（５）を乗じる乗算器、（７）は上記
乗算器（６）の出力を加え合わせる加算器、（８）は上
記タップゲイン（５）を修正するタップゲイン修正回路
である。

まず、トレーニング期間の動作について説明する。トレ
ーニング期間においてはａ　（ｎｏ　＋ｍＮｏ　）＝　
１　（ｎｏはある整数、ｍは任意の整数、Ｎ、はＮ、≧
Ｎの整数、Ｎは遅延素子（４）の段数）、ａ　（ｎｏ　
＋ｍ）　−〇　（ｍ≠ｍＮｏ　）を満たす周期Ｎ。の二
値信号をトレーニング信号とし、このトレーニング信号
を人力したときの伝送路出力をＡ／Ｄ変換した信号を等
止器への人力信号ｇ　（ｋ）とする。加算器（７）はタ
ップゲインｃｌ。

Ｃ２＋・・”、ｃＮとｎ段の遅延素子（４）の判定出力
ａ　（ｋ−ｉ）（ｉ＝１．　・・・、Ｎ）に対しβ（ｋ
）　＝−１＝、　ａ　（ｋ　−ｉ　）なる内積演算を行
いβ（ｋ）を出力し、また加算器（２）は上記加算器（
７声の出力β（ｋ）と入力信号ｇ　（ｋ）との差 ｈ　（ｋ）　＝ｇ　（ｋ）−β（ｋ） をとってｈ　（ｋ）を出力する。判定器（３）はこの等
化出力ｈ　（ｋ）を二値判定し判定値ａ　（ｋ）を出力
する。このとき判定誤りはないものとする。

この後タップゲイン修正回路（８）はタップゲイン（５
）を等化出力ｈ　（ｋ）の符号ｓｉｇｎ（ｈ（ｋ））と
ステップ幅Δ〉０を用いて Ｃｉ　”Ｃｉ　−Δａ　（ｋ　−ｉ　）　ｓｉｇｎ（ｈ
　（ｋ））（ｉ＝１．・・・、Ｎ） に従って更新する。トレーニング期間では以上の動作が
繰り返され、タップケインが収束するとタップゲイン修
正回路（８）はタップゲイン修正演算をやめ、タップゲ
インを固定する。

次に、データ伝送期間においては加算器（７）はタップ
ゲイン（５）とＮ段の遅延回路（４）の出力とを用いて
トレーニング期間と同様に β（、ｋ）　＝−’５ｅｃｔ　ａ　（ｋ　−ｉ　）なる
内積演算を行いβ（ｋ）を出力する。加算器（２）は上
記加算器（７）の出力β（ｋ）と人力信号ｇ　（ｋ）と
の差 ｈ　（ｋ）　＝ｇ　（ｋ）−β（ｋ） をとりｈ　（ｋ）を出力する。判定器（３）はこの等化
出力ｈ　（ｋ）を二値判定し、判定値を出力端に出力す
ると同時に遅延素子（４）に人力する。そしてデータ伝
送が行われている間、以上の動作が繰り返される。

〔発明が解決しようとする課題〕

従来の判定帰還形等化器は以上のように構成されている
ので、非白色雑音や温度などにより伝送路特性がデータ
伝送期間中に変化した場合等化性能が劣化した。また、
データ伝送期間中もタップゲインを変化させようとする
と遅延素子の段数が大きい場合回路規模が増大し、また
消費電力の増大を招いていた。

この発明は、上記のような問題点を解消するためになさ
れたもので、トレーニングに必要な時間を増大させるこ
となく、また回路規模も消費電力もさほど一増大させる
ことなく遅延素子の段数が大きい場合もデータ伝送中に
タップゲインを更新できる判定帰還形等化器を得ること
を目的とする。

〔課題を解決するための手段〕

この発明に係る判定帰還形等化器は、伝送路を経た二値
符号化信号の波形歪を等化する判定帰還形等化器におい
て、トレーニング期間中は、受信入力信号をシグナリン
グレートだけ次々と遅延してタップゲインを乗じる手段
と、人力信号と上記乗算結果との差をとりその結果を二
値に判定する手段と、上記タップケインより得られる波
形歪の予測値を複数個のメモリに書き込む手段を備える
と共に、データ伝送期間中は、人力信号の二値判定結果
を用いて上記複数個のメモリの内容をアドレッシングし
加え合わせる手段と、上記加算結果を用いて上記複数個
のメモリの内容を変更する手段とを備えたものである。

（作用） この発明の判定帰還形等化器は、トレーニング期間中に
は従来の判定帰還形等化器を採用しタップゲインの修正
のために１ＭＳアルゴリズムやサインアルゴリズムまた
はＲＬＳアルゴリズムを用い、トレーニングが終了する
と入カバターンに応じ波形歪の予測値をメモリに書き込
み、データ伝送期間中には入カバターンにより上記メモ
リの内容をアドレッシングして波形歪の予測値とし、タ
ップゲインに対応する波形歪の予測値を修正して再び上
記メモリに書き込むといったテーブルルックアップ方式
を用いる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例による判定帰還形等化器の
概略構成図であり、図において、（１）はトレーニング
期間とデータ伝送期間で入力信号を切り換える切換回路
、（２）はトレーニング期間において波形歪の予測値と
入力信号の差をとって出力する加算器、（３）は上記加
算器（２）の出力を二値信号に判定する判定器、（４）
は上記判定器（３）の出力をシグナリングレートだけ遅
延させる遅延素子、（５）はタップゲイン、（６）は上
記遅延素子（４）の出力とタップゲイン（５）を乗じて
出力する乗算器、（７）は上記乗算器（６）の出力を加
え合わせる加算器、（８）は上記加算器（７）の出力と
上記遅延素子（４）の出力を用いてタップゲイン（５）
を修正するタップゲイン修正回路、（９）はデータ伝送
期間中に波形歪の予測値と人力信号の差をとる加算器、
（１０）は上記加算器（９）の出力を二値に判定する判
定器、（１１）は上記判定器の出力を格納するシフトレ
ジスタ、（１２）は上記シフトレジスタ（１１）の内容
でアドレッシングされた場所に波形歪の予測値を格納す
るｌ’（ＡＭ、（１３）は上記Ｉ見Ｍ　（＋２）の内容
を出力してそれらの和をとる加算器、（１４）は上記加
算器（９）の出力を用いて上記ＲＡＭ　（１２）の内容
を修正するテーブル修正回路である。

次に、トレーニング期間の動作について説明する。トレ
ーニング期間においてはａ　（ｎｏ　＋ｍＮｏ　）＝　
１．（ｎ□はある整数１ｍは任意の整数、ＮｏはＮ。≧
Ｎの整数、Ｎは遅延素子４の段数）、ａ　（ｎｏ　＋ｍ
）＝Ｏ（ｍ＃ｍＮｏ　）を満たす周期Ｎ。の二値信号を
トレーニング信号とし、このトレーニング信号を人力し
たときの伝送路出力をＡ／Ｄ変換した信号を等止器への
人力信号ｇ　（ｋ）とする。加算器（７）はタップゲイ
ンＣＩ＋０２＋・・’＋ＣＮとＮ段の遅延素子（４）の
判定出力ａ（ｋ−ｉ）（ｉ＝１．・・・、Ｎ）に対しな
る内積演算を行いβ（ｋ）を出力する。加算器（２）は
上記加算器（７）の出力β（ｋ）と入力信号ｇ　（ｋ）
との差 ｈ　（ｋ）　＝ｇ　（ｋ）−β（ｋ） をとってｈ　（ｋ）を出力する。判定器（３）はこの等
化出力ｈ　（ｋ）を二値判定し判定値ａ　（ｋ）を出力
する。このとき判定誤りはないものとする。

この後タップゲイン修正回路（８）はタップゲイン（５
）を等化出力ｚ　（ｋ）と判定器（３）の出力ａ　（ｋ
）とステップ幅Δ〉Ｏを用いてＣｉ　：ｃｔ−Δａ　（
ｋ　−ｉ　）　ｓｉｇｎ（ｈ　（Ｋ））（ｉ＝１．・・
・、Ｎ） によって更新するか、またはＲＬＳアルゴリズム（ｉ＝
１．　　・・・、Ｎ） によって更新する。ただしｍはタップゲイン修正の回数
であり、修正はに＝ＮＯｍの時のみ行う。また、後者の
場合は乗算を避けるために（ｍ＋ｔ）を表す二進数とＣ
ｉを表す二進数とで予め乗算結果の書き込まれているＲ
ＯＭ　（１２）をアドレッシングして乗算結果を読み出
して修正を行う。また、前者の場合収束を速めるために
ステップ幅Δをはじめは大きくとり後に小さくとるよう
にする。トレーニング期間ではタップゲイン（５）が収
束するまで以上の動作が繰り返される。

一方、ｎ個のＲＡＭ　（＋２）はそれぞれＬｌワード（
ｉ＝１．＝−、ｎ；Ｌ、＋−−−＋Ｌ、＝Ｎ）をもち、
Ｌ１個の１か０で表される二進数によってアドレッシン
グされる。このり８個のＩＩＪ）０で表される二進数を
ＭＳＢから順番に Ａ　、、Ａ　２＊・・・、ＡＬ。

によって表すとき、タップゲイン（５）が収束した後、
上の二進数でアドレッシングされる場所にＬ＝Ｌ、＋−
軸＋Ｌ　、−、として （ｃｔ、÷、　　Ａ、　　＋ｃ　　Ｌ◆２　Ａ２　＋　
・“・　＋　ＣＬ＋しＩＡ　Ｉ、−）を格納する。こう
してトレーニング期間を終了する。

トレーニング期間が終了すると、切換回路（１）は人力
信号が加算器（９）へ出力されるように信号を切り換え
る。そしてデータ伝送期間に移る。

データ伝送期間中は送信信号はスクランブルされた二値
信号であり、従って、擬似的にランダム信号である。こ
の信号の伝送路出力信号をへ／Ｄ変換した信号を受信信
号ｇ　（ｋ）とする。シフトレジスタ（１１）に格納さ
れているし４個（ｉ＝１．・・・ｎ　；　Ｌｌ　＋−＋
Ｌｎ　＝Ｎ）の１か０はり、ビットの二進数と見なされ
その二進数によって対応するＲへｌ＋４　（１２）がア
ドレッシングされその内容β１（ｋ）か出力される。加
算器（１３）は上記ｎ個のＲＡＭ　（＋２）の出力β１
（ｋ）の和 β（ｋ）＝β１（ｋ）＋・・・＋β。（ｋ）をとって出
力する。加算器（９）は上記加算器（１３）の出力β（
ｋ）と人力信号ｇ（ｋ、）との差ｈ　（ｋ）　＝ｇ　（
ｋ）−−β（ｋ）をとってｈ　（ｋ）を出力す。テーブ
ル修正回路（１４）は等化出力ｈ　（ｋ）の符号ｓｉｇ
ｎ　（ｈ　（ｋ））を用いて上記ＲＡＭ　（１２）の上
記シフトレジスタ（１１）によってアドレッシングされ
た内容を βＩ（ｋ）＝β、（ｋ）−Δｓｉｇｎ　（ｈ　（ｋ））
（ｉ＝−ｔ、・・・、ｎ） によって更新する。ただしΔ〉０は更新ステップ幅であ
る。判定器（１０）は上記加算器（９）の等化出力を二
値判定し判定値ａ（ｋ）を出力する。判定値ａ　（ｋ）
はシフトレジスタ（１１）に入力されその内容が１ずつ
右にシフトされる。そしてデータ伝送が行われている間
、以上の動作が繰り返される。

（発明の効果〕 以上のようにこの発明によれば、トレーニング期間中は
従来の判定帰還形等化器を採用しタップゲイン修正の際
その収束を速めるためにステップ幅可変のサインアルゴ
リズムやＲＬＳアルゴリズムを用い、データ伝送期間中
は複数個のシフトレジスタとＲＡＭを持つテーブルルッ
クアップ方式を採用したのでトレーニングの時間をほと
んど増加させることなくまた回路規模や消費電力をほと
んど増大させることなく遅延素子の個数Ｎが大きい場合
もデータ伝送期間中においてタップゲインを適応的に更
新できる。

【図面の簡単な説明】

第１図はこの発明の一実施例により判定帰還形等化器を
示す概略構成図、第２図は従来の判定帰還形等化器を示
す概略構成図である。 （１）は切換回路、（２）は加算器、（３）は判定器、
（４）は遅延素子、（５）はタップゲイン、（６）は乗
算器、（７）は加算器、（８）はタップゲイン修正回路
、（９）は加算器、（１０）は判定器、（１１）はシフ
トレジスタ、（１２）はＲＡＭ、（１３）は加算器、（
１４）はテーブル修正回路。 なお、図中同一符号は同−又は相当部分を示す。 第１図

Claims (1)

【特許請求の範囲】
1. 伝送路を経た二値符号化信号の波形歪を等化する判定帰
   還形等化器において、トレーニング期間中は、受信入力
   信号をシグナリングレートだけ次々と遅延してタップゲ
   インを乗じる手段と、入力信号と上記乗算結果との差を
   とりその結果を二値に判定する手段と、上記タップゲイ
   ンより得られる波形歪の予測値を複数個のメモリに書き
   込む手段を備えると共に、データ伝送期間中は、入力信
   号の二値判定結果を用いて上記複数個のメモリの内容を
   アドレッシングし加え合わせる手段と、上記加算結果を
   用いて上記複数個のメモリの内容を変更する手段とを備
   えたことを特徴とする判定帰還形等化器。