JPH0346631A

JPH0346631A - アクティブマトリクス型表示装置

Info

Publication number: JPH0346631A
Application number: JP1183418A
Authority: JP
Inventors: Kenichi Oki; 沖　賢一; Kenichi Yanai; 梁井　健一; Yasuyoshi Mishima; 康由三島; Tomotaka Matsumoto; 友孝松本; Tsutomu Tanaka; 勉田中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-07-15
Filing date: 1989-07-15
Publication date: 1991-02-27
Anticipated expiration: 2013-10-15
Also published as: JP2811766B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕ゲート接続型対向マトリクス構造のアクティブマ）　Ｉ
Ｊクス型液晶表示装置に係り、特に上記構造の液晶表示
装置をインターレース駆動するのに適したパネル構造に
関し、インターレース駆動する際に、液晶セル電圧の実効値変
動を無視できる程度に抑制することを可能ならしめる、
ゲート接続対向マトリクス型液晶表示装置の改良された
構造を提供することを目的とし、マトリクス状に配列された複数個の表示電極と該表示電
極対応の薄膜トランジスタと、該マトリクスの行対応に
配設された複数本のスキャンバスラインとを具備し、各
薄膜トランジスタのゲーＩ・を該薄膜トランジスタの属
する行対応のスキャンバスラインに接続し、ドレインを
走査方向に隣接するスキャンバスラインに接続したゲー
ト接続型対向マトリクス方式のアクティブマトリクス表
示構成において、前記各表示電極と対応するスキャンパ
スラインとの間の寄生容量Ｃ６３と、前記各表示電極と
走査方向に隣接するスキャンパスラインとの間の寄生容
量ｃｎｓがＣＧｓ　≦　ＣＤＳの関係を有する構成とする。

〔産業上の利用分野］本発明ばゲート接続型対向マトリクス構造のアクティブ
マトリクス型表示装置に係り、特に−ヒ記構造の液晶表
示装置をインターレース駆動するのに適したパネル構造
に関する。

アクティブマトリクス型表示装置は、多数の画素対応に
スイッチング素子を設けたものであり、従って、各画素
をそれぞれ独立に制御できることになる。従って、表示
容量の増大に伴ってライン数が増大しても、単純マトリ
クス型表示装置のように、駆動デユーティ比が低下して
、コントラストの低下や視野角の減少をもたらす等の問
題が生しない利点があり、携帯用テレヒジョン受像機や
小型情報機器端末装置のデイスプレィ装置として実用化
されている。このようなアクティブマトリクス型表示装
置を、ＣＲＴ　（陰極線管）表示装置の代わりに使用す
る為には、更に表示品質を向上し、且つインターレース
駆動が可能であることが必要である。

〔従来の技術〕

アクティブマトリクス型表示装置は、表示媒体として液
晶を用い、スイッチング素子として薄膜トランジスタ（
以下ｒＴＦＴＪと略称する）を用いた構成が一般的であ
る。ススキャンバスラインとデータバスラインとを対向
配置した一方の基板に形成する構成であるから、スキャ
ンバスラインとデータバスラインとの交差点における相
互の短絡を防止するための層間絶縁層を付加する必要が
ある。その為に製造歩留りを向上させることが困難であ
った。

そこで本願発明者らは先に、スキャンパスラインとデー
タバスラインを、対向配置した一方と他方の基板にそれ
ぞれ形威して、ハスラインの交差を無くし、層間絶縁層
を不要化した構成のゲート接続対向マトリクス型の液晶
表示装置を、特願昭６１−２１２６９６号として提案し
た。

第５図はそのゲート接続対向マトリクス型液晶パネルの
等価回路図、第６図はその分解斜視図である。

このケート接続対向マトリクス型液晶パネルは、対向配
置された一方のガラス等の絶縁性基板３９上に、スイッ
チング素子としてのＴ　Ｆ　Ｔ３１と、表示素子として
の液晶セル３５の一方の電極３８と、スキャンバスライ
ンＳ２アー１＋　　３２１１１　３２１１＋Ｉ＋・・・
を形成し、隣接するスキャンバスラインＳ２，１．　　
Ｓ２゜４０間においては、一方のスキャンバスラインＳ
２□にＴＦＴ３１のゲート３２を接続し、他方のスキャ
ンノへスラインＳ２．．。１にドレイン３４を接続し、
液晶セル３５の表示電極３８にソース３３を接続し、他
方のガラス等の絶縁性基板４０上に、スＩ・ライブ状の
データバスラインＤ□、Ｄ、、。１．・・・を形威し、
一方と他方の基板３９．４０間に液晶を封入したもので
ある。また■。はデータ電圧、Ｖａはアドレス電圧、Ｖ
ｒは基準電圧、Ｖｏｆｆはオフ電圧を示す。

この液晶パネルにおいて、あるスキャンパスラインにア
ドレス電圧Ｖａを印加し、走査方向に隣接するスキャン
バスラインに基準電圧Ｖｒを印加し、各データバスライ
ンにそれぞれ表示すべきデータを示すデータ電圧Ｖｌ］
を印加することにより、１ラインの表示を行なうことが
でき、この動作を走査方向に順次繰り返すことにより、
ゲート接続対向マトリクス型液晶表示装置を駆動できる
。

本発明者らは、更にこのチー１〜接続対向マトリクス型
の液晶表示装置を、インターレース駆動するための駆動
方法を先に提案した。

その駆動方法を第７図により説明する。今スキャンバス
ラインＳ２．．−１が選択されたものとする。

選択されたスキャンバスラインＳ２ゎ−１には、アドレ
ス電圧Ｖａを印加し、同時に走査方向に隣接するスキャ
ンバスラインＳ２□　Ｓ２．、。１に、それぞれ基準電
圧Ｖｒ、　アドレス電圧Ｖａを印加する。この基準電圧
Ｖｒは、書き込むデータ電圧の正負に対応してＶｒ十と
Ｖｒ−の２つのレヘルを使用してもよい。ここで、Ｖｒ
＋＜　Ｖｒ−＜　Ｖ　ａである。第７図には、この２つ
のレヘルの基準電圧Ｖｒ→、　Ｖｒ−を用いる例を示す
。

時刻τ、において、スキャンバスラインＳ２．、−１へ
のデータ電圧の書き込みのあと、１／２フレム経過後の
τ４のタイ旦ングで、１つ前のスキャンバスライン５２
ｎ−２の書き込みを行うため、ケトの接続されたスキャ
ンバスラインＳＺ、、−１に基準電圧Ｖｒ→を加える。

ここで基準電圧をＶｒ＋としたのは、ｌラインごとに液
晶セル３５に書き込む電圧を正負反転させるためである
。

この場合１つ後のハスラインＳ２．ｌには高い正の電圧
Ｖａを有するアドレスパルスが加えられるので、ゲート
のドレインに対するバイアス電圧は負の値となる。しか
しソースの電位（Ｐ２．、−１．、）ば、τ。における
書き込み時にば基準電圧Ｖｒ÷と同電位であるが、書込
み直後のアドレスパルスの立ち下がり　（Ｖ　ａ　　Ｖ
ｏｆｆ）の影響により、ゲートラス間の容量結合を通し
てソース電位をΔＶだけ押し下げる。この電圧はそのま
ま保持されているので、τイにおいては、ゲートのソー
スに対するバイアス電圧は正の値となる。

そのためＴＰＴは半ばオンの状態（半選択）となり、図
に示すようにτ９で表示電極液晶セル３５両端の電位（
＋−Ｃ２１１−１＋□）が■１．だけ変化を生しる。こ
の変化は次のフレームで書込みが行なわれるまでの間持
続するので、液晶セル電圧の実効値の変動は無視できな
い程度となり、特に階調表示を行う際に問題となってく
る。

〔発明が解決しようとする課題〕

このようにゲート接続対向マトリクス型の液晶表示装置
を、インターレース駆動することはできるが、液晶セル
電圧の実効値の変動は必ずしも無視できる程度に抑制さ
れたとは言いがたく、特に階調表示を行なう際に問題と
なる。

本発明は、インターレース駆動する際に、液晶セル電圧
の実効値変動を無視できる程度に抑制することを可能な
らしめる、ゲート接続対向マトリクス型液晶表示装置の
改良された構造を提供することにある。

〔課題を解決するための手段〕

アクティブマトリクスに於ける各部の寄生容量は、第１
図（ａｌに示すように、液晶セル容量Ｃ，，Ｃ。

ＴＰＴのゲート・ソース間容量ＣＧｓ、　　ドレインと
走査方向に隣接するスキャンパスライン間の容量Ｃ９，
の３つがある。本発明はこれらのうち、ＣＣＳとｃｐｓ
の２つを、ＣＣＳ≦Ｃ９３としたものである。

後述する如く、上記Ｃ６はＣｇｓとＣｇｂとの和で表さ
れ、Ｃ０はＣｄｂにほぼ等しい。

そこで本発明では、表示電極３８と隣接する２本のスキ
ャンバスラインＳ２□　Ｓ２□１との間隙や、ゲートＧ
並びにドレインＤをそれぞれ隣接する２本のスキャンバ
スラインＳ　２１１１　　Ｓ　ｚｎ＋　＋に導出する接
続線２Ｌ２２の長さ、即ちＴＦＴ３１から隣接する２本
のスキャンバスラインＳ　ｚ　、、＋　　３２１１　＋
　１迄の距離や、上記接続線２Ｌ２２と表示電極３８と
の間隙を選択する等により、ＣＣＳ≦ＣＤＳとした。

〔作　用〕

第１図（ｂｌばＴ　Ｆ　’Ｉ−マトリクスの寄生容量を
詳細に説明する図である。

ＴＰＴのドレイン・ソース間の容１１Ｃｄｓは無視でき
るので、ｃｎｓは殆ど表示電極とこれに近接するハスラ
イン間の分布容１Ｃｄｂで決まり、Ｃ９，＃０Ｃｄｂである。

一方ＣＣＳはＴＰＴのチャネル容量Ｃｇｓと近接パスラ
インとの分布容ｉｃｇｂとの和となる。即ち、ＣＧＳ−
Ｃｇｓ−１−Ｃｇｂこれらの内Ｃｇｓは、表示装置としての仕様によってＴ
ＰＴの寸法が決定されるため、任意に制御することは困
難であるが、他の近接ハスラインとの分布容量であるＣ
ｄｂ、　　Ｃｇｂば、ＴＦＴマトリクスのレイアラｌ−
よって制御可能であり、上述したように、ＣＧＳ≦ｃｎ
ｓとすることができる。

このように構成した本発明の動作を、第２図の原理説明
図により説明する。

スキャンバスラインＳ２ｒ＋−１に着目すると、前ライ
ン５２ｎ−２の書き込みのタイミングτ８に、次ライン
Ｓ２．、に加えられる波高値Ｖａのアドレス電圧パルス
によって、ドレイン・ソース間の寄生容量Ｃｌ１Ｓを通
して、表示電極３８の電位Ｐ　２ｎ−１に電位変動ΔＶ
゛を生じさせることができる。この電位変動ΔＶ゛は、
書き込み直後のゲート・ソース間寄生容量ＣＧＳによる
電圧変動Δ■を打ち消す方向に働く。

ＴＰＴマトリクスの寄生容量は、前記第１図（ａｌに示
すようにゲート・ソース間の寄生容量Ｃ６３とドレイン
・ソース間の寄生容量Ｃ９，によって表され、表示電極
の電位すなわちソースの電位Ｖ、ば、選択されたスキャ
ンバスライン５２１１−２と走査方向に隣接するスキャ
ンバスラインＳ２．、の電圧変化ΔＶ６．ΔＶ［ｌに応
して、Ｃ＋−ｃ　＋ＣＧｓ　＋Ｃｎｓで表される電圧変動△■３を受ける。従ってτ八での書
き込み直後の電圧変動ΔＶ、（ミΔ■）については ΔＶ、、−−Ｖａ ΔＶ、＝−Ｖｒ τイでの電圧変動ΔＶ、（＝ΔＶ゛）についてはΔＶ、
−→−Ｖｒ ΔＶ、＝−１−Ｖａであるから書き込み時の表示電極電位とτイでの表示電
極電位との差は ΔＶ　→−ΔＶＣｔｃ＋　Ｃｃ、ｓ＋　Ｃｎｓとなる。

一方書き込み時の表示電極電位は基準電圧Ｖｒであり、
これはτ９におけるゲート電圧に等しいから、■式の値
は、τ４でのゲートに対するソースのバイアス電圧を示
す。従って、これがＯ■か正の電圧値となれば、ＴＰＴ
はオフ状態を保ち、τ□でのＴＰＴのリーク電流が抑え
られることとなる。Ｖａ＞Ｖｒであるので、Ｃ９３≧ＣＣＳ　　　　　　　　　　　　　■であれば
■式はＯまたは正となる。

従って、時刻τ８において前ラインＳ２．、−２に書き
込む際に、当該ラインＳ２．、−ＩのＴＰＴのソースに
対するケートのバイアス電圧が正とならないので、当該
ラインのＴＰＴはオフ状態を保ち、液晶セル電圧がリー
クすることを防止する。

３液晶セル電圧ＬＣ２゜−１１，は、次ラインＳ２ゎにア
ドレス電圧Ｖａが印加されている間、ΔＶ′だけ低下す
るが、その時間は短いので、実効値の変動はごく僅かで
あり、表示に対する影響は従来と比較し、大幅に減少す
る。

このようにＴＰＴマトリクスの寄生容量ＣＤＳと０６、
の値を制御することによって、インターレース駆動にお
ける半選択時のＴＰＴのリーク電流を抑えて液晶セル電
圧の変動を防止することができる。

〔実　施　例〕

第３図、（ａｌ、　（ｂ）は本発明の一実施例を示す図
で、ゲート接続型対向マトリクスのユニットのレイアウ
トによるＣＤＳとＣＧＳの制御を示す。

本実施例では１画素に２つのＴＰＴを設けた冗長ＴＦＴ
構成を取っているが、同図（ａｌのｄは、ＴＦＴのドレ
インｄとこれが接続されるスキャンバスラインＳ２．と
の距離を示し、ｄとハスライン間ピッチｐとの比ｄ／ｐ
によって、ＣＤ３．　　Ｃ６，の大４小が変化する。

画素面積が０．１２５　Ｘｏ、３７５　ｍｍ２、Ｔ　Ｐ
　Ｔのチャネル面積が５×４０μｍ２の場合の、寄生容
量比Ｃ１，３／Ｃ６，とｄｌｐの関係を同図（司に示す
。図に見られる如く、ｄｌｐが０．７以上でｃｐｓ≧Ｃ
Ｇｓの条件を満足し、前ラインの書込み時におｚ）る液
晶セル電圧のリークを防止できる。

第４図（ａｌ、　（ｂ）は本発明の他の実施例を示す図
で、表示電柵３８と近接配線間の間隙を変えることによ
って、Ｃｎｓ／　（ＣＧＳ　＋　Ｃａｓ）を制御した例
である。

ケー１−と同電位の近接配線との間隙ｄ、と、ドレイン
と同電位の近接配線との間隙ｄ２を異ならせることによ
り、Ｃ’ＤＳ／　（ＣＧＳ　＋Ｃｎ５）の値を制御でき
る。

ゲートと同電位の近接配線としては、当該ゲートが接続
するスキャンバスライン５２ｎ−１および接続線２１が
ある。ドレインと同電位の近接配線は、当該ドレインが
１妾続するスキャンバスラインＳ２＋１および接続線２
２である。

図示のようにｄ、を大きくしてＣ０３を小さく、ｄ２を
小さくすることによってＣＤＳを大きくできる。

同図（ｂｌにｄ２を１０μｍ一定としてｄ、を変化させ
た結果を示す。表示電極と近接配線との間隙を小さくす
る方は限界があるので、ｄ２は１０μｍ一定とした場合
、ｄｌを１３μｍ以上とすることによって、ｃｐｓ≧Ｃ
ＣＳの条件を満たすことができる。従って本実施例にお
いても、前ラインの書込み時の液晶セル電圧のリークを
防止できる。

以上のべたように、一実施例および他の実施例のいずれ
の方法によってもＣＤＳとＣＣＳの値を制御でき、前述
のインターレース駆動を行なった場合に、半選択時のＴ
ＰＴのリークの発生を防止できる。

〔発明の効果〕

以上説明した如く本発明によれば、デー１〜接続型対向
マトリクスパネル構戒のアクティデフトリクス型表示装
置をインターレース駆動する場合において、半選択時の
ＴＰＴのリークによる表示品質の低下のない低価格の表
示装置の実現が可能となる。

【図面の簡単な説明】

第１図は本発明の構成説明図、第２図は本発明の原理説明図、第３図は本発明一実施例説明図、第４図は本発明の詳細な説明図、第５図は先に提案されたゲート接続型対向マリクスパネ
ルの等価回路図、第６図はパネルの分解斜視図、第７図は従来技術の問題点である。ト図において、２１　、２２は接続線、Ｄはドレイン、Ｇ
はゲート、Ｓはソース、ＣＧＳ＋　ＣＤＳ＋　Ｃｔ、ｃ
＋　Ｃ９５ｃ９ｂ、ｃ、、、Ｃｄｂは寄生容量、Ｓ　２
ｎ−１＋　Ｓ、ｚｎ＋　Ｓ　ｚｎ＋＋３９．はスキャン
バスラインを示す。碑＜−，６＋−・ノ図一ゾ２６６Ｊ−４６日）（ｂ）リーク（「プ晋１；イ列ｇ１ｇｎ図第３図］ｆζ４Ｑミ日Ｎイ第（ｂ）セぐ診梧ブク・Ｊ撹明図４図

Claims

【特許請求の範囲】

（１）マトリクス状に配列された複数個の表示電極（３
８）と該表示電極対応の薄膜トランジスタ（３１）と、
該マトリクスの行対応に配設された複数本のスキャンバ
スライン（Ｓ）とを具備し、各薄膜トランジスタのゲー
ト（３２）を該薄膜トランジスタの属する行対応のスキ
ャンバスラインに接続し、ドレイン（３４）を走査方向
に隣接するスキャンバスラインに接続したゲート接続型
対向マトリクス方式のアクティブマトリクス表示構成に
おいて、前記各表示電極と対応するスキャンバスラインとの間の
寄生容量Ｃ＿Ｇ＿Ｓと、前記各表示電極と走査方向に隣
接するスキャンバスラインとの間の寄生容量Ｃ＿Ｄ＿Ｓ
がＣ＿Ｇ＿Ｓ≦Ｃ＿Ｄ＿Ｓの関係を有することを特徴とするアクティブマトリクス
型表示装置。
（２）前記薄膜トランジスタと対応するスキャンバスラ
インとの間の距離が、前記薄膜トランジスタと走査方向
に隣接するスキャンバスラインとの間の距離よりも小さ
いことを特徴とするアクティブマトリクス型表示装置。
（３）前記表示電極と、対応するスキャンバスラインと
の間の距離並びに対応するスキャンバスラインの引出し
線との間の距離が、前記表示電極と、走査方向に隣接す
るスキャンバスラインとの間の距離並びに該隣接するス
キャンバスラインからの引出し線との間の距離より大き
いことを特徴とする請求項１記載のアクティブマトリク
ス型表示装置。