JPH0342575A - 集積回路の試験装置 - Google Patents
集積回路の試験装置Info
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- JPH0342575A JPH0342575A JP1179247A JP17924789A JPH0342575A JP H0342575 A JPH0342575 A JP H0342575A JP 1179247 A JP1179247 A JP 1179247A JP 17924789 A JP17924789 A JP 17924789A JP H0342575 A JPH0342575 A JP H0342575A
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- 238000001514 detection method Methods 0.000 claims abstract description 9
- 230000006870 function Effects 0.000 claims abstract description 3
- 238000005259 measurement Methods 0.000 abstract description 19
- 230000015654 memory Effects 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 210000000988 bone and bone Anatomy 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路の試験装置に関する。
第３図は従来の集積回路の試験装置の一例のブロック図
である。
である。
集積回路の試験装置（以下ＩＣテスタという〉は、通常
はパターン発生器１．タイミング発生器２、電圧発生器
３．テスタコントローラ４等が収納されているテスタ本
体５と、テスタ本体５において発生された試験パターン
信号ＳＰを伝達する為の信号ケーブル６を介して試験信
号Ｓ↑を被試験ＩＣ７（以下ＤＵＴと記す〉に印加する
為のドライバ回路８．ＤＵＴ７の検出信号Ｓｏを期待値
と比較する為のコンパレータ回路９．ドライバ回路８の
試験信号Ｓ↑及びＤＵＴ７の検出信号Ｓ。
はパターン発生器１．タイミング発生器２、電圧発生器
３．テスタコントローラ４等が収納されているテスタ本
体５と、テスタ本体５において発生された試験パターン
信号ＳＰを伝達する為の信号ケーブル６を介して試験信
号Ｓ↑を被試験ＩＣ７（以下ＤＵＴと記す〉に印加する
為のドライバ回路８．ＤＵＴ７の検出信号Ｓｏを期待値
と比較する為のコンパレータ回路９．ドライバ回路８の
試験信号Ｓ↑及びＤＵＴ７の検出信号Ｓ。
をそれぞれＤＵＴ７及びコンパレータ回路９に接続する
為のインタフェースポード１ｏ等が収納されるテストス
テーション１１とがら構成されている。
為のインタフェースポード１ｏ等が収納されるテストス
テーション１１とがら構成されている。
第４図は第３図のテストステーションとＤＵＴとの接続
を説明するための回路図、第５図及び第６図は第３図の
テストステーションの正面及び断面構式図である。
を説明するための回路図、第５図及び第６図は第３図の
テストステーションの正面及び断面構式図である。
従来のテストステーションの一般的な構造は、第４図の
回路図に示す如くドライバ回路８及びコンパレータ回路
９はそれぞれＤＵＴ７の入出力ピン数分あり、それぞれ
ドライバピンカード１２及びコンパレータピンカード１
３と称される基板に複数回路骨が搭載されている。
回路図に示す如くドライバ回路８及びコンパレータ回路
９はそれぞれＤＵＴ７の入出力ピン数分あり、それぞれ
ドライバピンカード１２及びコンパレータピンカード１
３と称される基板に複数回路骨が搭載されている。
例えばＩＣメモリの多数個並列測定を行なうメモリテス
タにおいては、その並列測定個数を仮に８個とすれば、
第５図の正面模式図に示す如く、ドライバピンカード１
２及びコンパレータピンカード１３が各ＤＵＴ７に対応
して上下に設置されてり、従ってテストステーション１
１の外形はその中に収納されるドライバピンカード１２
及びコンパレータピンカード１３の数、外形及び実装間
隔によって決定される。
タにおいては、その並列測定個数を仮に８個とすれば、
第５図の正面模式図に示す如く、ドライバピンカード１
２及びコンパレータピンカード１３が各ＤＵＴ７に対応
して上下に設置されてり、従ってテストステーション１
１の外形はその中に収納されるドライバピンカード１２
及びコンパレータピンカード１３の数、外形及び実装間
隔によって決定される。
第６図の断面模式図に示す如く、インタフェースポード
１０上では各ピンカードからコンタクトピン１４等の手
段により接続された試験信号ＳＴと極力短い配線でＤＵ
Ｔ７の入出力ピンが接続出来る位置にＤＵＴソケット１
５か搭載されている。
１０上では各ピンカードからコンタクトピン１４等の手
段により接続された試験信号ＳＴと極力短い配線でＤＵ
Ｔ７の入出力ピンが接続出来る位置にＤＵＴソケット１
５か搭載されている。
一般に、メモリＩＣの量産においては、ＩＣテスタの同
時に並列測定可能な個数を増やす程その処理能力は向上
する為、年々その個数は２個、４個、８個から１６個と
増加してきている。
時に並列測定可能な個数を増やす程その処理能力は向上
する為、年々その個数は２個、４個、８個から１６個と
増加してきている。
又、現在では量産にはＩＣをハンドリングしてテスタの
ＩＣソケットに接続し、又テスタからの分類信号により
試験後のＩＣを分類収納するハンドラがテストステーシ
ョンと接続して用いられているが、テストステーション
の測定個数が増加するに合わせ、同時にハンドリング可
能な個数も増加している。
ＩＣソケットに接続し、又テスタからの分類信号により
試験後のＩＣを分類収納するハンドラがテストステーシ
ョンと接続して用いられているが、テストステーション
の測定個数が増加するに合わせ、同時にハンドリング可
能な個数も増加している。
一般に第７図のハンドラのブロック図に示す如くハンド
ラでは、重力による落下によりＩＣ供給部１６から移動
レーン１７に沿ってＤＵＴを移動させ、移動レーン１７
の途中にある測定部１８でテストステーションのＤＵＴ
ソケットに接続させる構造となっているが、−時にハン
ドリング可能な個数分ある移動レーン１７の間隔ｄは、
構造的に可能な限り狭いものとなっており、これにより
設備外形の小型化及び高信頼性が計られている。
ラでは、重力による落下によりＩＣ供給部１６から移動
レーン１７に沿ってＤＵＴを移動させ、移動レーン１７
の途中にある測定部１８でテストステーションのＤＵＴ
ソケットに接続させる構造となっているが、−時にハン
ドリング可能な個数分ある移動レーン１７の間隔ｄは、
構造的に可能な限り狭いものとなっており、これにより
設備外形の小型化及び高信頼性が計られている。
従来のＩＣの試験装置は、そのテストステーションが前
述の如き構造を有するので、その同時並列試験個数が増
加するに伴い、その外形は大型化する。
述の如き構造を有するので、その同時並列試験個数が増
加するに伴い、その外形は大型化する。
それに対し、ハンドラではハンドリング個数が増加して
もレーン間隔分が増加するのみである。
もレーン間隔分が増加するのみである。
一般にテストステーション１１のインタフェイスポード
１０上のＤＵＴソケット１５の間隔は、ハンドラのレー
ン間隔ｄより大きいため、ハンドラをテストステーショ
ン１１と接続したときは、第８図（ｂ）に示すようにな
り、第８図（ａ）の如くハンドラを使用しない場合と比
較して、インタフェースポード上の配線高は長いものと
なってしまう。
１０上のＤＵＴソケット１５の間隔は、ハンドラのレー
ン間隔ｄより大きいため、ハンドラをテストステーショ
ン１１と接続したときは、第８図（ｂ）に示すようにな
り、第８図（ａ）の如くハンドラを使用しない場合と比
較して、インタフェースポード上の配線高は長いものと
なってしまう。
ＩＣの試験においてその測定精度を十分維持するには、
インタフェースポード上の配線長、特にＤＵＴ出力ピン
からコンパレータへの接続配線が短いものであることが
望ましいとされている。
インタフェースポード上の配線長、特にＤＵＴ出力ピン
からコンパレータへの接続配線が短いものであることが
望ましいとされている。
しかしながら上述の如く並列測定個数の多いメモリテス
タにおいてはハンドラと接続した時に物理的にその配線
長が長くなってしまい、その測定精度の維持は不可能と
なってしまうという欠点があった。
タにおいてはハンドラと接続した時に物理的にその配線
長が長くなってしまい、その測定精度の維持は不可能と
なってしまうという欠点があった。
本発明の目的は、測定精度よく複数の被試験ＩＣを測定
できるＩＣテスタを提供するものである。
できるＩＣテスタを提供するものである。
本発明の集積回路の試験装置は、被試験集積回路を着脱
するソケットと、テスタ本体の試験パターン信号を受け
前記ソケットに試験信号を供給するドライバ回路基板と
、前記ソケットの出力する検出信号を受けるコンパレー
タ回路基板とを有するテストステーションを含む集積回
路の試験装置において、前記テストステーションが、前
記ドライバ回路基板及びコンパレータ回路基板をそれぞ
れの機能別に複数の箱に分割して収納して構成されてい
る。
するソケットと、テスタ本体の試験パターン信号を受け
前記ソケットに試験信号を供給するドライバ回路基板と
、前記ソケットの出力する検出信号を受けるコンパレー
タ回路基板とを有するテストステーションを含む集積回
路の試験装置において、前記テストステーションが、前
記ドライバ回路基板及びコンパレータ回路基板をそれぞ
れの機能別に複数の箱に分割して収納して構成されてい
る。
〔実施例〕
次ぎに本発明の実施例を図を用いて説明する。
第■図は本発明の第１の実施例に使用されるテストステ
ーションの第１斜視図である。
ーションの第１斜視図である。
それぞれの外箱１９は、ＤＵＴ１個分に対応したドライ
バピンカード、コンパレータピンカードを収納している
。
バピンカード、コンパレータピンカードを収納している
。
一般にＩＣ試験においては、ドライバからの信号はＤＵ
Ｔの出力する球出信号ＳＤよりも配線高の長さによる影
響は少ないため、コンパレータへのＣＵＴ検出信号の伝
送する接続長を極力短くし、配線長による伝送波形の悪
化を避け、忠実な波形をコンパレータに入力する方がそ
の精度向上には望ましい。
Ｔの出力する球出信号ＳＤよりも配線高の長さによる影
響は少ないため、コンパレータへのＣＵＴ検出信号の伝
送する接続長を極力短くし、配線長による伝送波形の悪
化を避け、忠実な波形をコンパレータに入力する方がそ
の精度向上には望ましい。
その為、本実施例においてはコンパレータピンカード１
３を極力ＤＵＴ７に近い位置に実装し、その後方にドラ
イバピンカード１２を実装する構造となっている。
３を極力ＤＵＴ７に近い位置に実装し、その後方にドラ
イバピンカード１２を実装する構造となっている。
コンパレータピンカード１３へのＤＵＴ７の検出信号Ｓ
Ｄのインターフェースポード１０からの接続は、コンパ
レータピンカード１３に付属されたるコンタクトピン１
４により最短距離で行なわれる。
Ｄのインターフェースポード１０からの接続は、コンパ
レータピンカード１３に付属されたるコンタクトピン１
４により最短距離で行なわれる。
コンパレータカード１３の後方に実装されたるドライバ
ーカード１２からの試験信号ＳＴは、コンパレータカー
ド１３の隣の位置に実装されたる中継ピンカード２０に
付属されたるコンタクトビン１４によりインターフェー
スポードに伝えられる。
ーカード１２からの試験信号ＳＴは、コンパレータカー
ド１３の隣の位置に実装されたる中継ピンカード２０に
付属されたるコンタクトビン１４によりインターフェー
スポードに伝えられる。
本実施例ではドライバピンカード１２がコンパレータピ
ンカード１３の後方に実装される構造となっており、Ｄ
ＵＴ７の１個分のテストステーション外箱の厚みＷが少
なくなるよう考慮されている。
ンカード１３の後方に実装される構造となっており、Ｄ
ＵＴ７の１個分のテストステーション外箱の厚みＷが少
なくなるよう考慮されている。
本実施例のテストステーションでは、ＤＵＴ１個分のド
ライバピンカード及びコンパレータピンカード１組が１
つの外箱に収納されており、並列測定が可能なメモリテ
スタでは、このテストステーションを並列測定個数分有
する事となる。
ライバピンカード及びコンパレータピンカード１組が１
つの外箱に収納されており、並列測定が可能なメモリテ
スタでは、このテストステーションを並列測定個数分有
する事となる。
多数個同時ハンドラにこのテストステーションを接続す
る場合、ハンドラの機種が変わり、そのレーン間隔ｄ、
つまりは測定位置の間隔が異なっても、一つの測定位置
に対して一つのテストステーションを対応して接続する
ことが可能なため、ＤＵＴとピンカード間の距離が変わ
る事なく、最短距離で接続する事が可能となる。
る場合、ハンドラの機種が変わり、そのレーン間隔ｄ、
つまりは測定位置の間隔が異なっても、一つの測定位置
に対して一つのテストステーションを対応して接続する
ことが可能なため、ＤＵＴとピンカード間の距離が変わ
る事なく、最短距離で接続する事が可能となる。
第２図は本発明の第２の実施例に使用されるテストステ
ーションの斜視図である。
ーションの斜視図である。
コンパレータユニット２１．ドライバユニット２２、ド
ライバケーブル２３．コンパレータのコンタクトビン２
４及びドライバのコンタクトピン２５以外は第１図と同
様である。
ライバケーブル２３．コンパレータのコンタクトビン２
４及びドライバのコンタクトピン２５以外は第１図と同
様である。
コンパレータユニット２１内には並列測定個数分のコン
パレータカード１３が実装され、ドライバユニット２２
内には並列測定個数分のドライバカード１２が実装され
ている。
パレータカード１３が実装され、ドライバユニット２２
内には並列測定個数分のドライバカード１２が実装され
ている。
多数個同時ハンドラにこのテストステーションを接続す
る場合、−ｆｉにドライバユニット２２よりは小型のコ
ンパレータユニット２１をハンドラに直接接続し、大型
のドライバユニット２２はドライバケーブル２３により
ハンドラと接続する。
る場合、−ｆｉにドライバユニット２２よりは小型のコ
ンパレータユニット２１をハンドラに直接接続し、大型
のドライバユニット２２はドライバケーブル２３により
ハンドラと接続する。
１個分のステーションが必要とするコンパレータカード
１３の枚数は、ドライバカード１２の枚数よりは十分少
ない為、コンパレータユニット２１の外形は概ね小型と
なり、レーン間隔が狭く、測定部が近接して設けられて
いるハンドラにおいても、十分短い配線距離においてＤ
ＵＴ７の検出信号ＳＤをコンパレータ回路に接続する事
が可能である。
１３の枚数は、ドライバカード１２の枚数よりは十分少
ない為、コンパレータユニット２１の外形は概ね小型と
なり、レーン間隔が狭く、測定部が近接して設けられて
いるハンドラにおいても、十分短い配線距離においてＤ
ＵＴ７の検出信号ＳＤをコンパレータ回路に接続する事
が可能である。
以上説明したように、本発明のＩＣの試験装置のテスト
ステーションにおいては、例えばメモリテスタの並列測
定個数が増大し、テストステーションが大型化してもハ
ンドラと接続して測定する場合において、十分短い距離
でピンカードとＤＵＴ間を接続出来、ハンドラを使用し
ない測定と比較してその測定精度を低下させない事が期
待出来る。
ステーションにおいては、例えばメモリテスタの並列測
定個数が増大し、テストステーションが大型化してもハ
ンドラと接続して測定する場合において、十分短い距離
でピンカードとＤＵＴ間を接続出来、ハンドラを使用し
ない測定と比較してその測定精度を低下させない事が期
待出来る。
第１図は本発明の第１の実施例に使用されるテストステ
ーションの斜視図、第２図は本発明の第２の実施例に使
用されるテストステーションの斜視図、第３図は従来の
集積回路の試験装置の一例のブロック図、第４図は第３
図のテストステーションとＤｔＪＴとの接続を説明する
ための回路図、第５図及び第６図は第３図のデストスチ
ージョンの正面及び断面模式図、第７図はハンドラのブ
ロック図、第８（ａ〉及び（ｂ）はそれぞれハンドラを
使用しない場合及び試用した場合のインタフェースポー
ドの正面模式図である。 ５・・・テスタ本体、７・・・ＤＯＴ、１１・・・テス
トステーション、１２・・・ドライバピンカード、１３
・・・コンパレータピンカード、１５・・・ＤＵＴソケ
ット、１９・・・箱、２０・・・中継ピンカード、２１
・・・コンパレータユニット、２２・・・ドライバユニ
ット、ＳＤ・・・検出信号、ＳＰ・・・試験パターン信
号、ＳＴ・・・試験信号。
ーションの斜視図、第２図は本発明の第２の実施例に使
用されるテストステーションの斜視図、第３図は従来の
集積回路の試験装置の一例のブロック図、第４図は第３
図のテストステーションとＤｔＪＴとの接続を説明する
ための回路図、第５図及び第６図は第３図のデストスチ
ージョンの正面及び断面模式図、第７図はハンドラのブ
ロック図、第８（ａ〉及び（ｂ）はそれぞれハンドラを
使用しない場合及び試用した場合のインタフェースポー
ドの正面模式図である。 ５・・・テスタ本体、７・・・ＤＯＴ、１１・・・テス
トステーション、１２・・・ドライバピンカード、１３
・・・コンパレータピンカード、１５・・・ＤＵＴソケ
ット、１９・・・箱、２０・・・中継ピンカード、２１
・・・コンパレータユニット、２２・・・ドライバユニ
ット、ＳＤ・・・検出信号、ＳＰ・・・試験パターン信
号、ＳＴ・・・試験信号。
Claims (1)
- 被試験集積回路を着脱するソケットと、テスタ本体の試
験パターン信号を受け前記ソケットに試験信号を供給す
るドライバ回路基板と、前記ソケットの出力する検出信
号を受けるコンパレータ回路基板とを有するテストステ
ーションを含む集積回路の試験装置において、前記テス
トステーションが、前記ドライバ回路基板及びコンパレ
ータ回路基板をそれぞれの機能別に複数の箱に分割して
収納していることを特徴とする集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179247A JPH0342575A (ja) | 1989-07-11 | 1989-07-11 | 集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179247A JPH0342575A (ja) | 1989-07-11 | 1989-07-11 | 集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342575A true JPH0342575A (ja) | 1991-02-22 |
Family
ID=16062509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179247A Pending JPH0342575A (ja) | 1989-07-11 | 1989-07-11 | 集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0342575A (ja) |
-
1989
- 1989-07-11 JP JP1179247A patent/JPH0342575A/ja active Pending
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