JPH0340266A - Controller for oscillation circuit - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はPCMオーディオのサンプリング周波数fsと
ビデオフレーム周波数Fvとの同期化が可能な発振制御
装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an oscillation control device capable of synchronizing a PCM audio sampling frequency fs and a video frame frequency Fv.
従来の技術
例えば、ディノタルオーディオテープレコーダ(以下、
DATと称す)のシステム周波数としては、PCMオー
ディオ系の2−・fs倍用波数とDATの記録再生に必
要な9.408MHzとの2つの周波数が最低必要であ
る。さらに、PCMオーディオをビデオ等の映像と同期
再生させたりする必要のある場合、時間の管理手段とし
てSMPTEタイムコードを用いるのが一般的であり、
ビデオフレーム周波数Fvのn倍の周波数も必要となる
。Conventional technology, for example, the Dinotal audio tape recorder (hereinafter referred to as
As the system frequencies for the DAT (referred to as DAT), two minimum frequencies are required: the 2-fs multiplication wave number for the PCM audio system and 9.408 MHz, which is necessary for recording and reproducing the DAT. Furthermore, when it is necessary to play PCM audio in synchronization with images such as video, it is common to use SMPTE time code as a time management means.
A frequency n times the video frame frequency Fv is also required.
そして、少なくともこれら3つの周波数は、バリピッチ
再生機能や外部クロック同期を必要とする場合、PCM
オーディオ系の2II・fs倍用波数に対して9.40
8MHzとビデオフレーム周波数Fvのn倍の周波数と
は同期が必要である。ここにfsはPCMオーディオの
サンプリング周波数である。At least these three frequencies can be used with PCM if variable pitch playback function or external clock synchronization is required.
9.40 for audio system 2II fs multiplication wave number
Synchronization is required between 8 MHz and a frequency n times the video frame frequency Fv. Here, fs is the sampling frequency of PCM audio.
従来の発振制御回路の構成を第3図に示し、以下その説
明をする。The configuration of a conventional oscillation control circuit is shown in FIG. 3, and will be explained below.
2つ、のサンプリング周波数fgl=48KHz1fs
2=44. 1KHzの出力周波数が、fs切り換え制
御信号S(以後、制御信号Sと呼ぶ)で切り換え可能な
選択回路lを介してPLL回路2に入力される。PLL
回路2の電圧制御発−振器の出力周波数は、ひとつはP
CMオーディオ系のシステム周波数として信号処理回路
やA/D変換回路、D/A変換回路などへ供給され、も
うひとつは、DATの記録再生に必要な9.408MH
zの出力周波数を得るため、制御信号Sに応じて分周比
が得られる分周回路ブロック11を介してPLL回路1
2に入力される。さらに、PLL回路12の電圧制御発
振器の出力周波数は、PCMオーディオに同期したビデ
オフレーム周波数Fvのn倍の周波数を得るため、分周
器5を介してPLL回路6に入力される。Two, sampling frequency fgl=48KHz1fs
2=44. An output frequency of 1 KHz is input to the PLL circuit 2 via a selection circuit 1 that can be switched by an fs switching control signal S (hereinafter referred to as control signal S). PLL
One of the output frequencies of the voltage controlled oscillator of circuit 2 is P
The system frequency for commercial audio is supplied to signal processing circuits, A/D conversion circuits, D/A conversion circuits, etc., and the other is 9.408MH, which is necessary for DAT recording and playback.
In order to obtain the output frequency of z, the PLL circuit 1 is
2 is input. Further, the output frequency of the voltage controlled oscillator of the PLL circuit 12 is input to the PLL circuit 6 via the frequency divider 5 in order to obtain a frequency n times the video frame frequency Fv synchronized with PCM audio.
以上のように構成された装置において、以下その動作を
説明する。The operation of the apparatus configured as described above will be explained below.
PCMオーディオの2つのサンプリング周波数fsl=
48KHz、fs2=44.1KHzが選択回路1に入
力され、その出力は制御信号Sでfslかfs2のひと
つが選択される。いま、制御信号Sによりfslが選択
されているとすれば、48KHzがPLL回路2に入力
される。PLL回路2の構成は第2図に示すように、選
択回路1の出力周波数D=48KHzをリファレンス入
力とし、参照周波数Eとの位相を比較する位相比較回路
7と、位相比較回路の差信号を平滑するローパスフィル
タ8と、ローパスフィルタの出力電圧に応じた周波数を
発生する電圧制御発振器10と、電圧制御発振器の出力
Aが2−・fs倍の周波数になるよう分周する分周器9
と、分周器出力を位相比較回路7の参照周波数Eとして
閉ループを構成する。PLL回路2の電圧制御発振器の
出力周波数Aが、PCMオーディオ系のシステム周波数
として信号処理回路やA/D変換回路、D/A変換回路
などへ供給される。Two sampling frequencies of PCM audio fsl=
48 KHz, fs2=44.1 KHz is input to the selection circuit 1, and its output is a control signal S to select either fsl or fs2. Now, if fsl is selected by the control signal S, 48 KHz is input to the PLL circuit 2. As shown in FIG. 2, the PLL circuit 2 has a configuration that uses the output frequency D = 48 KHz of the selection circuit 1 as a reference input, a phase comparison circuit 7 that compares the phase with the reference frequency E, and a difference signal of the phase comparison circuit. A smoothing low-pass filter 8, a voltage-controlled oscillator 10 that generates a frequency according to the output voltage of the low-pass filter, and a frequency divider 9 that divides the frequency of the output A of the voltage-controlled oscillator to a frequency 2−·fs times.
A closed loop is constructed by using the frequency divider output as the reference frequency E of the phase comparator circuit 7. The output frequency A of the voltage controlled oscillator of the PLL circuit 2 is supplied to a signal processing circuit, an A/D conversion circuit, a D/A conversion circuit, etc. as a PCM audio system frequency.
第3図のDATの記録再生に必要な9.408M Hz
の出力周波数Fは、バリピッチ再生機能や外部クロック
同期を必要とするシステムでは、PCMオーディオ系の
fs周波数と同期をとるために、2−・fs倍の周波数
から9.408MHzの周波数を生成するPLL回路1
2が必要となり、その構成はPLL回路2と同様で、第
2図のリファレンス入力周波数りやローパスフィルタ8
の特性や電圧制御発振器10の出力周波数Aや分周器9
の分周比等の値が異なるだけである。9.408 MHz required for recording and reproducing the DAT shown in Figure 3
In systems that require a variable pitch playback function or external clock synchronization, the output frequency F of is a PLL that generates a frequency of 9.408 MHz from a frequency multiplied by 2-fs in order to synchronize with the fs frequency of the PCM audio system. circuit 1
2 is required, and its configuration is the same as PLL circuit 2, and the reference input frequency and low-pass filter 8 in Fig. 2 are required.
characteristics, the output frequency A of the voltage controlled oscillator 10, and the frequency divider 9
The only difference is the values of the frequency division ratio, etc.
PLL回路2の出力AとPLL回路12の入力間には、
制御信号Sで選択可能な分周回路ブロック11が挿入さ
れ、その出力周波数は9.408MHzとそれぞれの2
”fs1倍用波数と2”*fs2倍用波数の最大公約数
の1000倍となる周波数が設定される。第3図では具
体的に分周回路ブロック11の出力周波数は、fsl=
48KHzの場合は192KHz、 fs2=44.
1KH周波数の場合は235.2KHzとなる分周比1
/82−4倍及びl/32・3倍がそれぞれの制御信号
Sで切り換えて設定される。同時に、PLL回路12の
分周器9の設定値もfsl=48K)(zの場合l/4
9倍、f sl= 44. 1 K Hの場合、l/4
0倍に設定する。Between the output A of the PLL circuit 2 and the input of the PLL circuit 12,
A frequency dividing circuit block 11 that can be selected by the control signal S is inserted, and its output frequency is 9.408 MHz and 2
A frequency is set that is 1000 times the greatest common divisor of the wave number for "fs1 times" and "2"*fs2 times the wave number. Specifically, in FIG. 3, the output frequency of the frequency divider block 11 is fsl=
In the case of 48KHz, it is 192KHz, fs2=44.
In the case of 1KH frequency, the division ratio is 1 which becomes 235.2KHz.
/82-4 times and 1/32.3 times are set by switching with respective control signals S. At the same time, the set value of the frequency divider 9 of the PLL circuit 12 is also fsl=48K) (l/4 in the case of z)
9 times, f sl = 44. For 1 K H, l/4
Set to 0x.
上記の分周比設定値により、PLL回路12の出力Fは
制御信号Sが切り換わっても周波数は9.408MHz
の一定値となる。With the above frequency division ratio setting value, the frequency of the output F of the PLL circuit 12 is 9.408 MHz even if the control signal S is switched.
becomes a constant value.
さらに、PCMオーディオ系のfs周波数と同期したビ
デオフレーム周波数Fvのn倍用波数Cを得るには、前
記した制御信号Sとは無関係に9,408MHzを分周
器5で分周し、その周波数をリファレンス入力とするP
LL回路6で生成すれば、PLL回路6の出力にはビデ
オフレーム周波数Fvのn倍用波数Cが、PCMオーデ
ィオ系のfs周波数に同期して得られる。Furthermore, in order to obtain a wave number C for n times the video frame frequency Fv that is synchronized with the fs frequency of the PCM audio system, 9,408 MHz is divided by the frequency divider 5 regardless of the control signal S mentioned above, and the frequency is P as reference input
When generated by the LL circuit 6, the wave number C for n times the video frame frequency Fv is obtained at the output of the PLL circuit 6 in synchronization with the fs frequency of the PCM audio system.
発明が解決しようとする課題
しかしながら上記の従来の構成では、PCMオーディオ
のfs周波数入力からfsに同期したビデオフレーム周
波数Fvのn倍を得るまでに少なくとも3つのPLL回
路2.、 12. 6を経由することになり、PLL回
路の3つの周波数ジッタ分が累積され、ビデオフレーム
周波数Fvに対するSMPTEタイムコードの出カシツ
タが大きくなるという課題があった。Problems to be Solved by the Invention However, in the conventional configuration described above, at least three PLL circuits 2. , 12. 6, three frequency jitters of the PLL circuit are accumulated, and there is a problem that the output shift of the SMPTE time code with respect to the video frame frequency Fv becomes large.
本発明は、PCMオーディオのfs周波数入力からf’
sに同期したビデオフレーム周波数Fvのn倍を得るま
で、2つのPLL回路を経由するだけでビデオフレーム
周波数Fvのn倍の出力周波数が得られる発振回路の制
御装置を提供することを目的とする。The present invention provides f' from fs frequency input of PCM audio.
An object of the present invention is to provide a control device for an oscillation circuit that can obtain an output frequency n times the video frame frequency Fv by simply passing through two PLL circuits until the output frequency is n times the video frame frequency Fv synchronized with s. .
課題を解決するための手段
この目的を達成するために、本発明の制御装置は、PL
L回路の電圧制御発振器の出力周波数Aをサンプリング
周波数fsに応じて切り換え可能な分周器と、その分周
器出力をビデオフレーム周波数(NTSCカラーの場合
29.97・・・Hz)に応じて設定された分周器と、
その分周出力周波数を入力とするPLL回路とで構成さ
れ、n・Fv倍の出力周波数Cを得るために分周器の出
力周波数をn・Fv倍の出力周波数Cの30・に倍で、
かつ、出力周波数じとPLL回路2の電圧制御発振器の
出力Aの2a・fs倍用波数の最大公約数の172J倍
になる条件を満たす一周波数を選ぶように第2の分周器
の分周比をサンプリング周波数に応じて切り換えるよう
に構成したものである。Means for Solving the Problems To achieve this object, the control device of the present invention provides
A frequency divider that can switch the output frequency A of the voltage controlled oscillator of the L circuit according to the sampling frequency fs, and a frequency divider that can switch the output frequency of the frequency divider according to the video frame frequency (29.97...Hz in the case of NTSC color). With the configured divider,
The output frequency of the frequency divider is multiplied by 30 times the output frequency C which is n·Fv times, in order to obtain the output frequency C which is n·Fv times.
In addition, the frequency division of the second frequency divider is performed so as to select one frequency that satisfies the condition that the output frequency is 172J times the greatest common divisor of the wave number for multiplying the output A of the voltage controlled oscillator of the PLL circuit 2 by 2a·fs. The ratio is changed according to the sampling frequency.
作用
本発明は上記した構成によって、PCMオーディオのサ
ンプリング周波数fsに同期したフレーム周波数Fvの
n倍の出力周波数を得るため、従来3つのPLL回路を
経由する装置に比べ、2つのPLL回路を経由するだけ
で可能となる。According to the present invention, with the above-described configuration, in order to obtain an output frequency n times the frame frequency Fv synchronized with the sampling frequency fs of PCM audio, the present invention passes through two PLL circuits, compared to the conventional device that passes through three PLL circuits. It is only possible.
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.
第1図は、本発明の実施例における発振回路の制御装置
を示すものである。第1図において、PCMオーディオ
の2つのサンプリング周波数fsl=48KHz、fs
2=44.1KHzの入力を制御信号Sで切り換え可能
な選択回路1と、その出力をリファレンス入力として第
2図のように構成される2II・fs倍の周波数を出力
するPLL回路2の出力周波数Aを、サンプリング周波
数f s ” 48 K HZ+44.1KHzに応じ
て切り換え可能な分周回路ブロック3を、f slの場
合1/x倍、f’s2の場合1/Y倍に設定する。この
時の1 / x、 1 / Vの値は、PLL回路6
で得られたn e Fv倍の出力周波数Cの30・に倍
で、かつ、出力周波数CとPLL回路2の電圧制御発振
器の出力Aの2内・fs倍の周波数の最大公約数の1/
2−倍になる条件を満たす一周波数を選ぶように設定さ
れる。FIG. 1 shows a control device for an oscillation circuit in an embodiment of the present invention. In Fig. 1, two sampling frequencies of PCM audio, fsl = 48KHz, fs
The output frequency of the selection circuit 1 which can switch the input of 2=44.1KHz using the control signal S, and the PLL circuit 2 which outputs the frequency 2II·fs times as shown in Fig. 2 with its output as the reference input. The frequency divider circuit block 3, which can switch A according to the sampling frequency f s "48 KHz+44.1 KHz, is set to 1/x times in the case of f sl and 1/Y times in the case of f's2. At this time The values of 1/x and 1/V of PLL circuit 6
30 times the output frequency C obtained by n e Fv times, and 1/ of the greatest common divisor of the output frequency C and the frequency within 2/fs times the output A of the voltage controlled oscillator of the PLL circuit 2.
It is set to select one frequency that satisfies the condition of multiplying by 2.
上記の条件で設定されたそれぞれの分周比よりPCMオ
ーディオ系の2a・fs倍の出力周波数Aが制御信号S
でfslあるいはfs2に選択されても無関係に一周波
数に固定される。The output frequency A of the PCM audio system is 2a fs times the control signal S than each frequency division ratio set under the above conditions.
Regardless of whether fsl or fs2 is selected in , it is fixed to one frequency.
さらに1、PCMオーディオ系のfs周波数と同期した
ビデオフレーム周波数Fvのn倍用波数Cを得るには、
前記した制御信号Sとは無関係に一周波数を分周器5で
分周し、その周波数をリファレンス入力とするPL4.
回路6で生成すれば、P、LL回路6の出力にはビデオ
フレーム周波数Fvのn倍用波数CがPCMオーディオ
系のfs周波数に同期して得られる。Furthermore, 1. To obtain the n-times wave number C of the video frame frequency Fv that is synchronized with the fs frequency of the PCM audio system,
PL4. which divides one frequency by the frequency divider 5 regardless of the control signal S described above and uses the frequency as a reference input.
When generated by the circuit 6, a wave number C for n times the video frame frequency Fv is obtained at the output of the P, LL circuit 6 in synchronization with the fs frequency of the PCM audio system.
発明の効果
以上のように本実施例によれば、分周回路ブロック3の
出力周波数BをPLL回路6で構成されたn11 F
+/倍の出力周波数Cの30・に倍でかつ、出力周波数
CとPLL回路2の電圧制御発振器の出力Aの2Il@
fs倍用波数の最大公約数の172Jになる条件を満た
す1周波数を選ぶように第2の分周器の分周比をサンプ
リング周波数48 K Hz144.1KHzに応じて
切り換えるように構成したので、PCMオーディオに同
期したビデオフレーム周波数Fvのn倍の出力周波数を
得るとき、従来例のように3つのPLL回路を経由する
装置に比べ、2つのPLL回路を経由するだけで可能に
なり、ビデオフレーム周波数Fvに対するSMPTEタ
イムコードの出カシツタを少なくすることができる。Effects of the Invention As described above, according to this embodiment, the output frequency B of the frequency dividing circuit block 3 is changed to the n11 F
+/ times the output frequency C and 2Il@ of the output frequency C and the output A of the voltage controlled oscillator of the PLL circuit 2.
Since the frequency division ratio of the second frequency divider was configured to be switched according to the sampling frequency of 48 KHz to 144.1 KHz so as to select one frequency that satisfies the condition of 172 J, which is the greatest common divisor of the fs multiplication wave number, the PCM When obtaining an output frequency that is n times the video frame frequency Fv synchronized with audio, it is possible to obtain an output frequency that is n times the video frame frequency Fv by going through two PLL circuits, compared to the conventional device that goes through three PLL circuits. It is possible to reduce the output of the SMPTE time code relative to Fv.
第1図は本発明の実施例における発振回路の制御装置を
示すブロック図、第2図はPLL回路の内部構成を示す
ブロック図、第3図は従来の発振回路の制御装置を示す
ブロック図である。
1.4・・・選択回路、 2,6・・・PLL回路、
3・・・分周回路ブロック、 5・・・分周器 7・
・・位相比較回路、 8・・・ローパスフィルタ、
9・・・分周器、 10・・・電圧制御発振器。FIG. 1 is a block diagram showing a control device for an oscillation circuit in an embodiment of the present invention, FIG. 2 is a block diagram showing the internal configuration of a PLL circuit, and FIG. 3 is a block diagram showing a conventional control device for an oscillation circuit. be. 1.4...Selection circuit, 2,6...PLL circuit,
3... Frequency divider circuit block, 5... Frequency divider 7.
...Phase comparator circuit, 8...Low pass filter,
9... Frequency divider, 10... Voltage controlled oscillator.
Claims (1)
48KHz、f_s2=44.1KHzの出力周波数が
サンプリング周波数切り換え制御信号で切り換え可能な
第1の選択回路と、その選択回路の出力周波数と参照周
波数との位相を比較する位相比較回路と、その位相比較
回路の差信号を平滑するローパスフィルタと、そのロー
パスフィルタの出力電圧に応じた周波数を発生する電圧
制御発振器と、その電圧制御発振器の出力周波数が2^
■・f_s倍になるよう分周する第1の分周器と、その
第1の分周器出力を前記参照周波数として閉ループを構
成する周波数てい倍用の第1のPLL回路と、前記電圧
制御発振器の出力周波数をサンプリング周波数48KH
z、44、1KHzに応じて切り換え可能な第2の分周
器と、この第2の分周器出力をビデオフレーム周波数に
分周する第3の分周器と、その第3の分周器の出力周波
数を入力とする前記第1のPLL回路と同一構成の第2
のPLL回路とを備え、第2のPLL回路は、出力にn
・Fv倍の周波数を得るために前記第2の分周器出力の
周波数をn・Fv倍の周波数の30・K倍で、かつ、n
・Fv倍の周波数と前記第1のPLL回路の電圧制御発
振器の出力周波数が2^■・fs倍との最大公約数の1
/2^J倍になる条件を満たす一周波数を選ぶように、
前記第2の分周器の分周比をサンプリング周波数48K
Hz、44.1KHzに応じて切り換えるようにした、
ことを特徴とする発振回路の制御装置。Two sampling frequencies of PCM audio fsl=
A first selection circuit whose output frequency is 48KHz, f_s2=44.1KHz can be switched by a sampling frequency switching control signal, a phase comparison circuit that compares the phase of the output frequency of the selection circuit and a reference frequency, and a phase comparison circuit. A low-pass filter that smoothes the difference signal of the circuit, a voltage-controlled oscillator that generates a frequency according to the output voltage of the low-pass filter, and an output frequency of the voltage-controlled oscillator that is 2^
(1) A first frequency divider that divides the frequency by f_s times, a first PLL circuit for frequency multiplication that configures a closed loop using the first frequency divider output as the reference frequency, and the voltage control circuit. Oscillator output frequency sampling frequency 48KH
z, 44, 1KHz, a third frequency divider that divides the output of the second frequency divider into a video frame frequency, and the third frequency divider. A second PLL circuit having the same configuration as the first PLL circuit which inputs the output frequency of
The second PLL circuit has an output of n
・In order to obtain a frequency times Fv, the frequency of the second frequency divider output is set to 30·K times the frequency multiplied by n·Fv, and n
・1 of the greatest common divisor of the frequency Fv times and the output frequency of the voltage controlled oscillator of the first PLL circuit is 2^■・fs times
Just like selecting a frequency that satisfies the condition of multiplying by /2^J,
The frequency division ratio of the second frequency divider is set to a sampling frequency of 48K.
Switched according to Hz, 44.1KHz,
An oscillation circuit control device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1174740A JPH0340266A (en) | 1989-07-06 | 1989-07-06 | Controller for oscillation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1174740A JPH0340266A (en) | 1989-07-06 | 1989-07-06 | Controller for oscillation circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0340266A true JPH0340266A (en) | 1991-02-21 |
Family
ID=15983847
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1174740A Pending JPH0340266A (en) | 1989-07-06 | 1989-07-06 | Controller for oscillation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0340266A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7677616B2 (en) | 2007-03-01 | 2010-03-16 | Hayashi Telempu Co., Ltd. | Bumper absorber |
US7679456B2 (en) | 2007-04-27 | 2010-03-16 | Nec Electronics Corporation | Semiconductor integrated circuit and method of testing same |
-
1989
- 1989-07-06 JP JP1174740A patent/JPH0340266A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7677616B2 (en) | 2007-03-01 | 2010-03-16 | Hayashi Telempu Co., Ltd. | Bumper absorber |
US7679456B2 (en) | 2007-04-27 | 2010-03-16 | Nec Electronics Corporation | Semiconductor integrated circuit and method of testing same |
TWI381469B (en) * | 2007-04-27 | 2013-01-01 | Renesas Electronics Corp | Semiconductor integrated circuit and method of testing same |
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