JPH0337746B2 - - Google Patents
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- JPH0337746B2 JPH0337746B2 JP56157153A JP15715381A JPH0337746B2 JP H0337746 B2 JPH0337746 B2 JP H0337746B2 JP 56157153 A JP56157153 A JP 56157153A JP 15715381 A JP15715381 A JP 15715381A JP H0337746 B2 JPH0337746 B2 JP H0337746B2
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- pnp transistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、ホトサイリスタに関し、特に発光ダ
イオードと組み合せて光結合半導体装置として用
いられるホトサイリスタに関するものである。
イオードと組み合せて光結合半導体装置として用
いられるホトサイリスタに関するものである。
第１図に示すように、入力側に発光ダイオード
GL、出力側にホトサイリスタPTを用いて、ワン
パツケージにしたホトサイリスタカプラが実用化
されている。このようなホトサイリスタカプラは
電磁リレーに比べて、入出力間の絶縁性が極め
て良い、動作速度が早い、寿命が長い、ノ
イズの発生が少ない、外部磁界の影響がない、
小型である等の長所があり、各種機器の電子回
路化が進むにつれて、信号伝達系のアイソレーシ
ヨンやACコントロール等、広い分野で利用され
ている。
GL、出力側にホトサイリスタPTを用いて、ワン
パツケージにしたホトサイリスタカプラが実用化
されている。このようなホトサイリスタカプラは
電磁リレーに比べて、入出力間の絶縁性が極め
て良い、動作速度が早い、寿命が長い、ノ
イズの発生が少ない、外部磁界の影響がない、
小型である等の長所があり、各種機器の電子回
路化が進むにつれて、信号伝達系のアイソレーシ
ヨンやACコントロール等、広い分野で利用され
ている。
しかし、ホトサイリスタのアノードＡ・カソー
ドＫ間に急峻な電圧が印加されると、ホトサイリ
スタ本来のブレークオーバー電圧よりも低い電圧
でオン状態になる。
ドＫ間に急峻な電圧が印加されると、ホトサイリ
スタ本来のブレークオーバー電圧よりも低い電圧
でオン状態になる。
この現象は急峻な立上り電圧（dv／dt）が印加さ
れると、第２図のホトサイリスタ等価回路図に示
すように容量C0（接合容量等）を通して、次式で
示す変位電流が流れることによる。
すように容量C0（接合容量等）を通して、次式で
示す変位電流が流れることによる。
iD＝dQ／dt＝ｄ（C0V）／dt
＝C0dV／dt＋ＶdC0／dt ……(1)
ここで、C0：一定と仮定すると、(1)式は更に
次のようになる。
次のようになる。
iD＝C0dV／dt ……(2)
この結果、dV／dtの値が大きいとサイリスタはオ
ン状態となる。このような現象を起こさない最大
の立上り電圧（dV／dt）Mの値を臨界オフ電圧上昇率 という。
の立上り電圧（dV／dt）Mの値を臨界オフ電圧上昇率 という。
そこで実際にホトサイリスタカプラを使用する
場合には、第３図に示すように、ホトサイリスタ
のゲートPGとカソードＫの間に、抵抗RGとコン
デンサCGを接続し、急峻な電圧が印加された場
合の誤動作を防止している。ところで、実際の使
用上、抵抗、コンデンサを外付けすることは取付
場所、コストアツプの点より大変不便である。
場合には、第３図に示すように、ホトサイリスタ
のゲートPGとカソードＫの間に、抵抗RGとコン
デンサCGを接続し、急峻な電圧が印加された場
合の誤動作を防止している。ところで、実際の使
用上、抵抗、コンデンサを外付けすることは取付
場所、コストアツプの点より大変不便である。
本発明は、上記従来のホトサイリスタカプラに
おける問題点に鑑みてなされたもので、外付部品
の不用なホトサイリスタカプラに関するものであ
る。
おける問題点に鑑みてなされたもので、外付部品
の不用なホトサイリスタカプラに関するものであ
る。
ホトサイリスタの急峻な立上り電圧による誤動
作の防止改善方法については、種々報告されてい
る。その結果、ホトサイリスタの（dV／dt）M値を大 きくするには、主として次の方式が知られてい
る。
作の防止改善方法については、種々報告されてい
る。その結果、ホトサイリスタの（dV／dt）M値を大 きくするには、主として次の方式が知られてい
る。
(1) PNPトランジスタのhFEを小さくする。
(2) ゲート抵抗RGを小さくする。
しかし、上記の方法によつて（dV／dt）M値を大
きくした場合、最小トリガ電流IFTが大きくな
り、実用上問題である。そこで、（dV／dt）MとIFT を同時に解決するために、次の２つの方式が提
案されている。
り、実用上問題である。そこで、（dV／dt）MとIFT を同時に解決するために、次の２つの方式が提
案されている。
(3) ゲート抵抗をトランジスタで制御する方式
この方式は第４図に示すようにホトサイリス
タPTにトランジスタQ1及びQ2を更に付加した
構成よりなり、急峻な電圧を印加した場合、変
位電流の一部はトランジスタQ1のベースに印
加され、トランジスタQ1をオンとし、dV／dt値 を上げる。光を照射した時はホトトランジスタ
Q2をオンとし、トランジスタQ1はオフとなり、
IFTは小さく保てる。しかし、上記回路を１チ
ツプ化するには誘電分離技術が必要で、工程が
複雑となるという欠点がある。
タPTにトランジスタQ1及びQ2を更に付加した
構成よりなり、急峻な電圧を印加した場合、変
位電流の一部はトランジスタQ1のベースに印
加され、トランジスタQ1をオンとし、dV／dt値 を上げる。光を照射した時はホトトランジスタ
Q2をオンとし、トランジスタQ1はオフとなり、
IFTは小さく保てる。しかし、上記回路を１チ
ツプ化するには誘電分離技術が必要で、工程が
複雑となるという欠点がある。
(4) ゲート抵抗をMOSFETで制御する方式
この方式は第５図に示す構成よりなり、この
回路例ではトランジスタQ1、Q3からなるホト
サイリスタとトランジスタQ2、Q4からなるホ
トサイリスタが逆並列に２組に接続されてい
る。動作原理は次のとおりである。
回路例ではトランジスタQ1、Q3からなるホト
サイリスタとトランジスタQ2、Q4からなるホ
トサイリスタが逆並列に２組に接続されてい
る。動作原理は次のとおりである。
今、トランジスタQ1、Q3でよりなるホトサ
イリスタを考える。ホトサイリスタQ1、Q3の
ゲート抵抗RG1に並列にMOSFETQ6を接続し、
MOSFETQ6のゲート電位をトランジスタQ3の
ベースに接続している。このためホトサイリス
タQ1、Q3のアノード電位がMOSFETQ6のしき
い値電圧VTを越えるとMOSFETQ6がオン状態
となり、ホトサイリスタのゲート抵抗を小さく
する。いわゆる零交差機能をもち、アノード電
位がしきい値電圧VTを越えるとホトサイリス
タがオンしにくくなり、実質的にdV／dtが高くな る。この方式はMOSFETQ6のゲートに数百Ｖ
の高電圧が印加されることになり、高電圧に耐
え得る素子構造とするために作成時に特別な工
程が必要となる。
イリスタを考える。ホトサイリスタQ1、Q3の
ゲート抵抗RG1に並列にMOSFETQ6を接続し、
MOSFETQ6のゲート電位をトランジスタQ3の
ベースに接続している。このためホトサイリス
タQ1、Q3のアノード電位がMOSFETQ6のしき
い値電圧VTを越えるとMOSFETQ6がオン状態
となり、ホトサイリスタのゲート抵抗を小さく
する。いわゆる零交差機能をもち、アノード電
位がしきい値電圧VTを越えるとホトサイリス
タがオンしにくくなり、実質的にdV／dtが高くな る。この方式はMOSFETQ6のゲートに数百Ｖ
の高電圧が印加されることになり、高電圧に耐
え得る素子構造とするために作成時に特別な工
程が必要となる。
そこで本発明は複雑な工程を用いずに（dV／dt）M
を改善する方法を提案する。
上記目的はラテラル型（横型）ホトサイリスタ
において、熱処理、裏面処理等によりPNPトラ
ンジスタのhFE及び光感度を大きくし、かつ、ゲ
ート抵抗を小さくし、更にゲート抵抗をホトサイ
リスタと同一チツプに作り込むことにより達成で
きる。以下、本発明を実施例を用いて説明する。
において、熱処理、裏面処理等によりPNPトラ
ンジスタのhFE及び光感度を大きくし、かつ、ゲ
ート抵抗を小さくし、更にゲート抵抗をホトサイ
リスタと同一チツプに作り込むことにより達成で
きる。以下、本発明を実施例を用いて説明する。
第６図は本発明によるラテラル型ホトサイリス
タの構造である。１はＮ型半導体基板で通常20〜
50Ωcmの比抵抗で200〜400μの厚さをもつたシリ
コンを用いる。２，３は上記Ｎ型基板１の所定の
場所にＰ型不純物であるボロンを５〜60μ拡散し
たもので、拡散深さは耐圧、hFE等により変化さ
せる。２はアノード、３はゲートとして形成され
ている。次に４はゲート３の中にＮ型不純物リン
を拡散し、カソードを形成する。拡散深さはゲー
ト３の拡散深さにより変化し、２〜20μ程度であ
る。半導体基板１上の５は絶縁膜で、一般的には
SiO2が用いられる。上記領域２，３，４の夫々
に設けられた６，７，８はアノード電極、ゲート
電極、カソード電極であり、一般的にはAlが用
いられる。
タの構造である。１はＮ型半導体基板で通常20〜
50Ωcmの比抵抗で200〜400μの厚さをもつたシリ
コンを用いる。２，３は上記Ｎ型基板１の所定の
場所にＰ型不純物であるボロンを５〜60μ拡散し
たもので、拡散深さは耐圧、hFE等により変化さ
せる。２はアノード、３はゲートとして形成され
ている。次に４はゲート３の中にＮ型不純物リン
を拡散し、カソードを形成する。拡散深さはゲー
ト３の拡散深さにより変化し、２〜20μ程度であ
る。半導体基板１上の５は絶縁膜で、一般的には
SiO2が用いられる。上記領域２，３，４の夫々
に設けられた６，７，８はアノード電極、ゲート
電極、カソード電極であり、一般的にはAlが用
いられる。
断面構造は上述のように従来の横型ホトサイリ
スタと同じ構造をもつが、（dV／dt）Mを大きくする ためこの実施例によるホトサイリスタは、ホトサ
イリスタに含まれるPNPトランジスタのhFEを大
きく且つゲート抵抗を小さくしたものである。即
ちこのようなhFE及びゲート抵抗の特性は通常ト
ランジスタのベース領域のライフタイムを大きく
することによつて得られ、熱処理を施こすことに
よつて特性が得られる。
スタと同じ構造をもつが、（dV／dt）Mを大きくする ためこの実施例によるホトサイリスタは、ホトサ
イリスタに含まれるPNPトランジスタのhFEを大
きく且つゲート抵抗を小さくしたものである。即
ちこのようなhFE及びゲート抵抗の特性は通常ト
ランジスタのベース領域のライフタイムを大きく
することによつて得られ、熱処理を施こすことに
よつて特性が得られる。
１例として、カソード領域４の拡散終了後900
℃N2中にて熱処理すると、PNPトランジスタの
hFEは1.5〜２倍改善される。この場合一般のホト
サイリスタは表面をSiO2で保護されており、酸
素雰囲気中で熱処理すると他方のNPNトランジ
スタのhFEは大幅に劣化する。従つて、SiO2膜を
一度剥離する等、別の工程追加が必要である。
hFEを大きくするために無転位拡散技術、不純物
濃度の最適化等いかなる方法を用いてもよい。
℃N2中にて熱処理すると、PNPトランジスタの
hFEは1.5〜２倍改善される。この場合一般のホト
サイリスタは表面をSiO2で保護されており、酸
素雰囲気中で熱処理すると他方のNPNトランジ
スタのhFEは大幅に劣化する。従つて、SiO2膜を
一度剥離する等、別の工程追加が必要である。
hFEを大きくするために無転位拡散技術、不純物
濃度の最適化等いかなる方法を用いてもよい。
又、受光素子等に適用されている如くウエハー
の裏面にリン処理（ウエハーの裏面に不純物とし
てリン元素を拡散する手法、このリン拡散層はウ
エハーの積層欠陥を吸収する作用を持ち、ウエハ
ーの少数キヤリアのライフタイムを大きくするの
で、hFEを大きくする効果がある）を行うと、
PNPトランジスタのhFEは1.5〜2.5倍と大きくな
る。さらにこの処理は光感度を20〜30％upでき
る。
の裏面にリン処理（ウエハーの裏面に不純物とし
てリン元素を拡散する手法、このリン拡散層はウ
エハーの積層欠陥を吸収する作用を持ち、ウエハ
ーの少数キヤリアのライフタイムを大きくするの
で、hFEを大きくする効果がある）を行うと、
PNPトランジスタのhFEは1.5〜2.5倍と大きくな
る。さらにこの処理は光感度を20〜30％upでき
る。
上記熱処理、裏面処理等によつて、PNPトラ
ンジスタのhFEを変化させたホトサイリスタを第
１図に示す如く光結合した装置において、ホトサ
イリスタをオフからオン状態へ移行させるに必要
な発光ダイオードの順方向電流の最小値（最小ト
リガ電流：IFT）と臨界オフ電圧上昇率（dV／dt）M の関係を第７図に示す。
ンジスタのhFEを変化させたホトサイリスタを第
１図に示す如く光結合した装置において、ホトサ
イリスタをオフからオン状態へ移行させるに必要
な発光ダイオードの順方向電流の最小値（最小ト
リガ電流：IFT）と臨界オフ電圧上昇率（dV／dt）M の関係を第７図に示す。
図中に示すhFEの値はそれぞれの素子において、
VCEを5Vに設定してコレクタ電流を変化した場合
のhFEのピークの値を示す。
VCEを5Vに設定してコレクタ電流を変化した場合
のhFEのピークの値を示す。
第７図の直線Ａはゲート抵抗RGを51KΩに固定
（NPNトランジスタのhFEも固定）した場合に、
PNPトランジスタのhFEを0.2、0.5、1.0、２に順
次変化させたときのIFTと（dV／dt）Mとの関係を示 す。直線Ａは比較的緩やかな勾配をもち、IFTに
対する（dV／dt）Mの変化が小さいことを示す。
（NPNトランジスタのhFEも固定）した場合に、
PNPトランジスタのhFEを0.2、0.5、1.0、２に順
次変化させたときのIFTと（dV／dt）Mとの関係を示 す。直線Ａは比較的緩やかな勾配をもち、IFTに
対する（dV／dt）Mの変化が小さいことを示す。
次にPNPトランジスタのhFEを一定（NPNトラ
ンジスタのhFEも一定）にし、ゲート抵抗RGを変
化させた場合のIFTと（dV／dt）Mとの関係を直線B2 に示す。直線B2はPNPトランジスタのhFEを２に
設定した場合で、従つて直線Ａ上のhFE＝２の点
を通る直線となる。hFEを1.0、0.5、0.2と変化さ
せた場合には直線Ａ上の各hFEの点を通つて直線
B2とほぼ平行な直線で表わす変化を示す。直線
B2から判るようにゲート抵抗を変化させた場合、
IFEに対して（dV／dt）Mの変化が非常に大きい。
ンジスタのhFEも一定）にし、ゲート抵抗RGを変
化させた場合のIFTと（dV／dt）Mとの関係を直線B2 に示す。直線B2はPNPトランジスタのhFEを２に
設定した場合で、従つて直線Ａ上のhFE＝２の点
を通る直線となる。hFEを1.0、0.5、0.2と変化さ
せた場合には直線Ａ上の各hFEの点を通つて直線
B2とほぼ平行な直線で表わす変化を示す。直線
B2から判るようにゲート抵抗を変化させた場合、
IFEに対して（dV／dt）Mの変化が非常に大きい。
従来のホトサイリスタは、hFE＝0.03〜0.3、RG
＝50〜100KΩであり、今、発光ダイオードの最
小トリガ電流IFTとして５ｍＡのものが必要であ
るとすると、第７図の直線ＡよりRG＝51KΩ、
hFE＝0.2の場合で（dV／dt）Mは7V／μsecであるが本 発明によれば直線B2から110V／μsecとなり16倍
の改善が得られる。IFT＝10ｍＡに対しては48倍
も（dV／dt）Mを大きくすることができる。PNPト ランジスタのhFEが更に大きくなると効果は更に
一層顕著になる。
＝50〜100KΩであり、今、発光ダイオードの最
小トリガ電流IFTとして５ｍＡのものが必要であ
るとすると、第７図の直線ＡよりRG＝51KΩ、
hFE＝0.2の場合で（dV／dt）Mは7V／μsecであるが本 発明によれば直線B2から110V／μsecとなり16倍
の改善が得られる。IFT＝10ｍＡに対しては48倍
も（dV／dt）Mを大きくすることができる。PNPト ランジスタのhFEが更に大きくなると効果は更に
一層顕著になる。
なお、一般にNPNトランジスタのhFEはＰゲー
トに抵抗を接続する関係上、その平均電流増幅率
はPNPトランジスタより大きいものであり、こ
こでは平均的なhFEとして約５のものを用いてい
る。
トに抵抗を接続する関係上、その平均電流増幅率
はPNPトランジスタより大きいものであり、こ
こでは平均的なhFEとして約５のものを用いてい
る。
従来のラテラル型ホトサイリスタではhFE＝
0.03〜0.3、RG＝50〜100KΩ程度で使用されてい
るが、本発明においては上述のようにhFEが大き
く、RGが小さい方が望ましい。
0.03〜0.3、RG＝50〜100KΩ程度で使用されてい
るが、本発明においては上述のようにhFEが大き
く、RGが小さい方が望ましい。
すなわち、従来のホトサイリスタではhFE＝
0.03〜0.3の範囲で、かつRGを最小とした場合も
50KΩまでであり、第７図より明らかなように、
ほぼ３ｍＡ以上の最小トリガ電流IFTに対して、
（dV／dt）Mは直線Ａの上にのる範囲だけである。
0.03〜0.3の範囲で、かつRGを最小とした場合も
50KΩまでであり、第７図より明らかなように、
ほぼ３ｍＡ以上の最小トリガ電流IFTに対して、
（dV／dt）Mは直線Ａの上にのる範囲だけである。
これに対して、本発明はhFEを0.3より大きく
し、かつRGを50KΩより小さくするものであり、
同じ３ｍＡ以上の範囲の最小トリガ電流IFTに対
しては、hFE＝0.3の場合、（dV／dt）Mは第７図の直線 Ａ上のhFE＝0.3の点を通る直線B2とほぼ平行な直
線が描かれ、その上を変化することとなり、本発
明の場合この直線より上方に位置して、それぞれ
の最小トリガ電流IFTに対する（dV／dt）Mは明らか に増大する。また本発明は最小トリガ電流IFTを
従来の３ｍＡ以下とすることも容易であり、かつ
これらの最小トリガ電流IFTに対して直線Ａ以上
の改善された（dV／dt）Mが得られる。
し、かつRGを50KΩより小さくするものであり、
同じ３ｍＡ以上の範囲の最小トリガ電流IFTに対
しては、hFE＝0.3の場合、（dV／dt）Mは第７図の直線 Ａ上のhFE＝0.3の点を通る直線B2とほぼ平行な直
線が描かれ、その上を変化することとなり、本発
明の場合この直線より上方に位置して、それぞれ
の最小トリガ電流IFTに対する（dV／dt）Mは明らか に増大する。また本発明は最小トリガ電流IFTを
従来の３ｍＡ以下とすることも容易であり、かつ
これらの最小トリガ電流IFTに対して直線Ａ以上
の改善された（dV／dt）Mが得られる。
本発明によるdV／dt値の大幅な改善は、以下のよ
うに説明される。
まず、ホトサイリスタにおいて、PNPトラン
ジスタ部分の応答を考える。トランジスタの応答
は次式で表わされる。
ジスタ部分の応答を考える。トランジスタの応答
は次式で表わされる。
tPNP＝hFE×tD ……(3)
tDはPNPトランジスタの構造等により決定され
る値である。一般的にhFEを大きくすると、応答
は遅くなり、急峻な信号に追随できなくなる。
る値である。一般的にhFEを大きくすると、応答
は遅くなり、急峻な信号に追随できなくなる。
次にゲート抵抗の効果を考える。第８図の等価
回路においてホトサイリスタのゲートPG、カソ
ードＫ間にゲート抵抗RGを接続した場合を考え
る。上記式(1)、(2)に基づく変位電流は、まずゲー
ト抵抗RGに流れ、ゲートの電位は次式となる。
回路においてホトサイリスタのゲートPG、カソ
ードＫ間にゲート抵抗RGを接続した場合を考え
る。上記式(1)、(2)に基づく変位電流は、まずゲー
ト抵抗RGに流れ、ゲートの電位は次式となる。
VG＝iDRG≒CRGdV／dt ……(4)
上記VGの値がサイリスタの活性電圧VGB以上に
なると、サイリスタはオン状態となる。そこでゲ
ート抵抗RGを小さくすると臨界オフ電圧上昇率
は大きくなる。
なると、サイリスタはオン状態となる。そこでゲ
ート抵抗RGを小さくすると臨界オフ電圧上昇率
は大きくなる。
ところで、dV／dtによる変位電流は過渡現象であ
る。このため上記２つの効果は相乗効果が期待で
きる。このようにPNPトランジスタのhFEを大き
くし、かつゲート抵抗を小さくすることにより
dV／dt値を大幅に改善できる。
きる。このようにPNPトランジスタのhFEを大き
くし、かつゲート抵抗を小さくすることにより
dV／dt値を大幅に改善できる。
又、PNPトランジスタのhFEを大きくする方法
は一般に光感度を大きくする効果を伴う。このた
めIFTを小さくする効果があり、dV／dt値の改善効 果をさらに高める。一般的に上述のように900℃
にてN2中にてアニールすると光感度は約20〜30
％改善される。
は一般に光感度を大きくする効果を伴う。このた
めIFTを小さくする効果があり、dV／dt値の改善効 果をさらに高める。一般的に上述のように900℃
にてN2中にてアニールすると光感度は約20〜30
％改善される。
さらに、ゲート抵抗RGは容易にホトサイリス
タ本体と１チツプ化できる。第９図に一例を示
す。９は半導体基板１の中にＰ型不純物ボロンを
拡散して作成する抵抗であり、抵抗の一端はゲー
ト部３と重ねて作成し、他方は電極１０によりカ
ソード電極８と接続する。
タ本体と１チツプ化できる。第９図に一例を示
す。９は半導体基板１の中にＰ型不純物ボロンを
拡散して作成する抵抗であり、抵抗の一端はゲー
ト部３と重ねて作成し、他方は電極１０によりカ
ソード電極８と接続する。
同一抵抗値のものを使用して外付抵抗と抵抗内
蔵した場合とを比較すると、抵抗内蔵の方がdV／dt 値は２〜３倍大きくなる。これはdV／dtの過渡現象 は分布関数として考える必要があり、ゲート抵抗
をホトサイリスタに近づけて設置することの必要
性を意味する。この効果により、本発明はさらに
改善できる。
蔵した場合とを比較すると、抵抗内蔵の方がdV／dt 値は２〜３倍大きくなる。これはdV／dtの過渡現象 は分布関数として考える必要があり、ゲート抵抗
をホトサイリスタに近づけて設置することの必要
性を意味する。この効果により、本発明はさらに
改善できる。
ところで一チツプ化した場合、発光ダイオード
による光照射により半導体中に電子・正孔が発生
し、伝達度変調によつて、ゲート抵抗値が変化す
る。
による光照射により半導体中に電子・正孔が発生
し、伝達度変調によつて、ゲート抵抗値が変化す
る。
一例として、ゲート抵抗RG＝50KΩの場合発光
ダイオードに10ｍＡ流すと、抵抗値は約1/2に変
化する。このため、IFTが大きくなる。しかし本
発明によればゲート抵抗を大幅に小さくでき実質
上抵抗変化は無視できる。又、抵抗値を小さくで
きるため、チツプ面積も小さくできる。
ダイオードに10ｍＡ流すと、抵抗値は約1/2に変
化する。このため、IFTが大きくなる。しかし本
発明によればゲート抵抗を大幅に小さくでき実質
上抵抗変化は無視できる。又、抵抗値を小さくで
きるため、チツプ面積も小さくできる。
又、第９図において、１１に示すように抵抗部
分９をAlでカバーすると、光によるゲート抵抗
の変化はさらに小さくなる。
分９をAlでカバーすると、光によるゲート抵抗
の変化はさらに小さくなる。
以上の説明のように本発明によりラテラル型ホ
トサイリスタのdV／dt値を非常に大きくでき、外部 部分の不要なホトサイリスタカプラを作ることが
できる。
トサイリスタのdV／dt値を非常に大きくでき、外部 部分の不要なホトサイリスタカプラを作ることが
できる。
亦、実施例はホトサイリスタ１個について説明
したが、逆並列接続１チツプにも適用できる。
したが、逆並列接続１チツプにも適用できる。
又、ホトサイリスタに必らず一般のサイリスタ
にも適用できる。
にも適用できる。
第１図は光結合されたホトサイリスタを示す
図、第２図はホトサイリスタの等価回路図、第３
図は従来の改良型光結合ホトサイリスタを示す
図、第４図及び第５図は従来の他の改良型ホトサ
イリスタの等価回路図、第６図は本発明による横
型ホトサイリスタの断面図、第７図は本発明によ
るホトサイリスタの動作を説明するための
（dV／dt）−IFTの関係を示す特性図、第８図は本発 明によるホトサイリスタの動作を説明するための
等価回路図、第９図は本発明による他の実施例の
断面図である。 GL：発光ダイオード、PT：ホトサイリスタ、
RG：ゲート抵抗。
図、第２図はホトサイリスタの等価回路図、第３
図は従来の改良型光結合ホトサイリスタを示す
図、第４図及び第５図は従来の他の改良型ホトサ
イリスタの等価回路図、第６図は本発明による横
型ホトサイリスタの断面図、第７図は本発明によ
るホトサイリスタの動作を説明するための
（dV／dt）−IFTの関係を示す特性図、第８図は本発 明によるホトサイリスタの動作を説明するための
等価回路図、第９図は本発明による他の実施例の
断面図である。 GL：発光ダイオード、PT：ホトサイリスタ、
RG：ゲート抵抗。
Claims (1)
- 【特許請求の範囲】 １ PNPNよりなる横型ホトサイリスタにおい
て、ホトサイリスタに含まれたPNPトランジス
タのhFEを0.3より大きくし、かつＰゲート抵抗を
50KΩより小さくして、ホトサイリスタの最小ト
リガ電流との関連においてホトサイリスタの臨界
オフ電圧上昇率を改善したことを特徴とする半導
体装置。 ２ 前記ホトサイリスタは半導体基板の裏面にリ
ン拡散層を備えることによつてPNPトランジス
タのhFEの増大が図られてなる特許請求の範囲第
１項記載の半導体装置。 ３ 前記Ｐゲート抵抗はホトサイリスタ本体と同
一半導体基板に一体に形成されてなる特許請求の
範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157153A JPS5857748A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157153A JPS5857748A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857748A JPS5857748A (ja) | 1983-04-06 |
| JPH0337746B2 true JPH0337746B2 (ja) | 1991-06-06 |
Family
ID=15643333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157153A Granted JPS5857748A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857748A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140160A (ja) * | 1982-02-15 | 1983-08-19 | Sharp Corp | 半導体装置 |
| US5424563A (en) * | 1993-12-27 | 1995-06-13 | Harris Corporation | Apparatus and method for increasing breakdown voltage ruggedness in semiconductor devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383471A (en) * | 1976-12-28 | 1978-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5565461A (en) * | 1978-11-10 | 1980-05-16 | Oki Electric Ind Co Ltd | Semiconductor switch |
-
1981
- 1981-09-30 JP JP56157153A patent/JPS5857748A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383471A (en) * | 1976-12-28 | 1978-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5565461A (en) * | 1978-11-10 | 1980-05-16 | Oki Electric Ind Co Ltd | Semiconductor switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5857748A (ja) | 1983-04-06 |
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